Tài liệu Tối ưu hóa tập lệnh trong thiết kế asip = instruction set optimization in designing asip

TÔI ƯU HÓA TẬP LỆNH TRONG THIẾT KÊ ASIP ■ ■ Ảnh bìa 1: Nguồn Internet NGUYỄN NG Ọ C BÌNH TỐI ƯU HÓA TẬP LỆNH TRONG THIẾT KÉ ASIP (INSTRUCTION SET OPTIMIZATION IN DESIGNING ASIP) NHÀ XUẤT BẢN ĐẠI HỌC Q u ố c GIA HÀ NỘI •;* ! A - l .. : Ịỉv \j '■ I. — ; ị > MỤC LỤC ■ ■ Định nghĩa và ký hiệu.................................................................................................................. xiii Bảng các từ viết tất tiếng Anh.................................................................................................. xvi Lời giới t h iệ u ..............................................................................................................................xix Lời giới t h iệ u ............................................................................................................................ xxiii Lời nói đâu....................................................................................................................................xxvii Chương 1. MỞ ĐẨU 1.1.ASIP so với ASIC................................................................................................................... 5 1.2. Ưu điểm khi sử dụng ASIP......................................................................................... 6 1.3. Hai cách tiếp cận thiết kế ASIP......................................................................................... 8 1 .4. Đổng thiết kế phắn cứng/phân m ê m ......................................................................... 10 1.5. Cấu trúc sách.......................................................................................................................16 Chương 2. HỆ THỐNG ĐỔNG THIẾT KÊ PHẦN CỨNG/PHẦN MÉM 2.1. Khái quát................................................................................................................................19 2.2. Môi trường phát triển A SIP...............................................................................................21 2.3. Kiến trúc CPU sinh bởi PEAS ....................................................................................... 26 2 .4 . Thiết kế bộ xử lý tập lệnh tối ư u ................................................................................. 28 2.5. Thực thi phân hệ sinh thông tin kiến trúc................................................................31 Chương 3. LẬP LỊCH ĐƯỜNG ỐNG 3.1. Khái quát............................................................................................................................... 35 3.2. Các nghiên cứu liên quan................................................................................................36 3 .3 . Định nghĩa và ký h iệ u .................................................................................................... 39 3.4. Phát hiện và giải quyết trở ngại dữ liệu..................................................................41 3.5. Hình thức hóa bài toán.....................................................................................................43 vi TỐI ƯU HÓA TẬP LỆNH TRONG THIẾT KẾ ASIP 3 .6 . Giải th u ậ t........................................................................................................................... 4 6 3.7. Độ phức tạp của giải thuật..............................................................................................48 3.8. Ví dụ minh họa....................................................................................................................49 3.9. Kết luận chương...................................................................................................................56 Chướng 4. PHƯƠNG PHÁP THIẾT KÊ BỘ x ử LÝ TẬP LỆNH TÔI ưu 4.1. Khái quát................................................................................................................................57 4.2. Các nghiên cứu liên quan................................................................................................ 58 4.3. Các định nghĩa và ký hiệu............................................................................................... 59 4.4. Phương pháp đã có............................................................................................................. 61 4.5. Phương pháp đé xuất........................................................................................................ 63 4.6. Kỹ thuật nhánh-và-cận để giải bài toán IMSP-2P...................................................66 4.7. Thực nghiệm và đánh giá................................................................................................ 72 4.8. Kết luận chương...................................................................................................................78 Chương 5. THIẾT KÊ ASIP NHỜ SINH c ơ s ở DỮ LIỆU THÍCH ỨNG 5.1. Khái quát................................................................................................................................79 5.2. Khảo sát dữ liệu đầu vào đối với từng phép toán cơ bản.................................... 79 5.3. Ước lượng số chu kỳ thực hiện....................................................................................80 5.4. Ước IƯỢng số chu kỳ thực hiện trung bình............................................................. 81 5.5. Thực thi phân hệ sinh CSDL thích ứng..................................................................... 81 5.6. Thực nghiệm và kết quả................................................................................................... 82 5.7. Xem xét, đánh giá...............................................................................................................87 5.8. Kết luận chương...................................................................................................................94 Chương 6. THIẾT KÊ ASIP ĐƯỜNG ỐNG c ó MIFU 6.1. Kiến trúc CPU đường ống có MIFU............................................................................97 6.2. Hình thức hóa bài toán phân chia phầncứng/phần mém....................................98 6.3. Giải thuật IMSP-2P-MIFU............................................................................................100 6.4. Thực nghiệm và kết q u ả .............................................................................................104 6.5. Kết luận chương..............................................................................................................107 v ii Mục lục Chương 7. THIẾT KÊ TẬP LỆNH CHO ASIP ĐƯỜNG ỐNG VỚI PHẦN CỨNG TỐI THIỂU 7.1 Đặt vấn đ ề........................................................................................................................ 109 7.2. Phát biểu và hình thức hóa bài toán IMSP-3P.................................................... 110 7.3. Giải thuật IMSP-3P.........................................................................................................111 7.4. Kết quả thực nghiệm.....................................................................................................115 7.5. Kết luận chương..............................................................................................................121 Chương 8. THIẾT KÊ TẬP LỆNH CHO ASIP ĐƯỜNG ỐNG VỚI RÀNG BUỘC KÍCH THƯỚC CPU-RAM-ROM 8.1. Khái quát............................................................................................................................. 123 8.2. Bài toán phân chia phẩn cứng/phẳn mềm.............................................................. 124 8.3. Giải thuật IMOP-2P.........................................................................................................127 8.4. Thực nghiệm...................................................................................................................... 130 8.5. Kết luận chương................................................................................................................137 Chương 9. x u HƯỚNG PHÁT TRIỂN THIẾT KÊ ASIP VÀ SoC 9.1. Các nhóm nghiên cứu và phát triển A S IP ..............................................................139 9.2. Một số hướng phát triển tiếp.......................................................................................142 9.3. Những thách thức trong nghiên cứu và phát triển A S IP ....................................144 9.4. Thiết tập môi trường nghiên cứu pháttriển ASIP ................................................151 9.5. Một môi trường cho thiết kế ASIP và MPSoC.......................................... 152 9.6. Đặc tả và kiểm chứng ASIP, hệ nhúng thời gian thực......................................159 9.7. Tự động hóa thiết kế điện tử........................................................................................ 161 9.8. Hệ thống trên một chip.................................................................................................163 9.9. Nghiên cứu phát triển ASIP và SoC ở Việt Nam...................................................164 Tài liệu tham khảo......................................................................................... 167 Chỉ mục........................................................................................................... 179 DANH MỤC HÌNH ■ Hình 1.1: Các thành phẩn chính của ASIP..............................................................................4 Hình 1.2: ASIP có tính mêm dẻo và hiệu năng cao.............................................................6 Hình 1.3: Luông đông thiết kế phần cứng/phẩn mém “lý tưởng”................................. 11 Hình 2.1: Khung hệ thống PEAS.............................................................................................. 23 Hình 2.2: Kiến trúc lõi CPU sinh bởi hệ PEAS.....................................................................27 Hình 2.3: Thực hiện đường ống trong CPU bởi hệ PEAS................................................27 Hình 3.1: Pha 1 - Lập lịch đường ống tiến (forward)..................................................... 45 Hình 3.2: Pha 2 - Lập lịch đường ống lùi (backward)..................................................... 47 Hình 4.1: Một nút trên cây tìm kiếm.......................................................................................66 Hình 4.2: Tính toán cận dưới khi duyệt cây tìm kiếm.......................................................67 Hình 4.3: Ảnh hưởng của sắp xếp heuristic đến chiến lược tìm kiếm.................. 71 Hình 4.4: Sai số ước lượng bởi IMSP-2 solver...................................................77 Hình 4.5: Sai số ước lượng bởi IMSP-2P solver................................................ 77 Hình 5.1: Sai số ước lượng bởi IMSP-2 solver...................................................83 Hình 5.2: Sai số ước lượng bởi IMSP-2P solver................................................................84 Hì nh 5.3: Sai số ước lượng bởi IMSP-2P solver khi dùng CSDL thích ứng......... 86 Hìinh 5.4: So sánh các ASIP sinh bởi 1MSP-2P solver với ràng buộc thiết kế 35 Kgates........................................................................ 89 Hìinh 5.5: So sánh các ASIP sinh bởi IMSP-2P solver với ràng buộc thiết kế 30 Kgates........................................................................ 90 Hìình 5.6: So sánh các ASIP sinh bởi IMSP-2P solver với ràng buộc thiết kế 25 Kgates.........................................................................91 Hlình 5.7: So sánh các ASIP sinh bởi IMSP-2P solver với ràng buộc thiết kế 20 Kgates........................................................................92 TỐI ƯU HÓA TẬP LỆNH TRONG THIẾT KẾ ASIP X Hình 6.1: Kiến trúc lõi PEAS CPU với MIFU......................................................................97 Hình 6.2: Thỏa hiệp giữa diện tích và hiệunăng (thời gian) cho ESS..... 106 Hình 6.3: Thỏa hiệp giữa diện tích và hiệunăng (thời gian) cho IMC..... 106 Hình 6.4: Thỏa hiệp giữa diện tích và hiệunăng (thời gian) cho diffeq..106 Hình 7.1: Thỏa hiệp thời gian - diện tích đối với ESS............................................... 118 Hình 7.2: Thỏa mãn ràng buộc thời gian khi dùng yếu tố an toàn đối với ESS............................................................................................................... 119 Hình 8.1: Thỏa hiệp diện tích - hiệu năng đối với FFT, PAR.....................................133 Hình 8.2: Thỏa hiệp diện tích - hiệu năng đối với DCT...............................................133 Hình 8.3: Tỷ lệ CPU-RAM-ROM đối với F F 1 28........................................................... 134 Hình 8.4: Tỷ lệ CPU-RAM-ROM đối với FFT1024....................................................... 135 Hình 8.5: Tỷ lệ CPU-RAM-ROM đối với PAR................................................................. 136 Hình 9.1: Không gian thiết kế kiến trúc ASIP...................................................................145 Hình 9 .2 : Một luồng thiết kế ASIP .....................................................................................148 Hình 9.3: SoC với đa lõi ASIP và ỊiP...................................................................................153 Hình 9.4: Chuỗi công cụ và luông thiết kế của “ASIP Designer”.............................154 Hình 9.5: Định nghĩa và tối ưu hóa kiến trúc ASIP kiểu RISC-V...............................156 Hình 9.6: Chuỗi công cụ thiết kế của “MP Designer”.................................................. 157 DANH MỤC BẢNG Bảng 1.1: Một số CPU có trên 3 tỷ phần tử bán dẫn được sản xuất trong 5 năm gần đây..................................................................................................1 Bảng 2.1: Một số dự án nghiên cứu và phát triển ASỈP..................................................19 Bảng 2.2: Các lớp PRTL, BRTL và XRTL............................................................................. 30 Bảng 3.1: Một khối cơ bản các lệnh RTL từ GCC và kết quả phân tích......... 49 Bảng 3.2: Lịch đường ống được lập sau Pha 1...................................................... 50 Bảng 3.3: Lịch đường ống được lập sau Pha 2.......................................................51 Bảng 3.4: Lịch được lập khi phép chia bằng phần mêm trong 7 chu kỳ.............. 52 Bảng 3.5: Lịch đường ống với phép chia: trước khi mở rộng............................53 Bảng 3.6: Lịch đường ống với phép chia: sau khi mở rộng...............................54 Bảng 3.7: Các giá trị ALAP heuristic đối với khối cơ bản trong Bảng 3.1...............55 Bảng 4.1: Số chu kỳ thực hiện của các phép toán thực thi bằng phân mểm......72 Bảng 4.2: Kết quà phân tích các ứng dụng và thống kê................................................74 Bảng 5.1: Cấc chương trình ứng dụng..................................................................................83 Bảng 5.2: Sinh CSDL thích ứng cho các chương trinh ứng dụng........................ 85 Bảng 5.3: Hiệu suất của phương pháp CSDL thích ứng................................................ 87 Bảng 5.4: So sánh các ASIP sinh bởi IMSP-2P solver với ràng buộc thiết kế 35 Kgates...................................................................... 87 Bảng 5.5: So sánh các ASIP sinh bởi IMSP-2P solver với ràng buộc thiết kế 25 Kgates......................................................................90 Bảng 5.6: So sánh các ASIP (theo tỷ lệ).............................................................................91 Bảng 5.7: số chu kỳ tối thiểu và tối đa thực hiện các phép toán bằng phần mềm......................................................................................................92 Bảng 5.8: Chọn nhầm lõi CPU khi Amax=20 Kgates và |a(mul)=60........................ 93 x ii TỐI ƯU HÓA TẬP LỆNH TRONG THIẾT KẾ ASIP Bảng 5.9: Chọn nhầm lõi CPU khi Amax=19 Kgates và n(mul)=30....................... 94 Bảng 6.1: Lựa chọn MIFU bởi IMSP-2P-MIFU khi kmax=4 cho IMC..................... 103 Bảng 6.2: Lựa chọn MIFU bởi IMSP-2P-MIFU khi kmax =4 và không có bộ nhân V = Ẩ < 4 cho IM C ...............................................105 Bảng 7.1: Một phần CSDL thích ứng với số chu kỳ của mô-đun phẩn mém đối với ESS. IMCvà diffeq....................... ............................ ...........................115 Bảng 7.2: Xác định số chu kỳ, diện tích và các mô-đun phẩn cứng bởi IMSP-3P đối với ESS, IMC và diffeq........................................... 116 Bảng 8.1: Một phần CSDL mô-đun phần cứng.............................................................130 Bảng 8.2: Các chương trình ứng dụng với FFT mở rộng với 128, 256, 512 va 1024 điểm............. .................................................... 131 Bảng 8.3: Một phẩn CSDL mô-đun phần mém............................................................. 131 Bảng 8.4: Kết quả thực nghiệm với FFT128...................................................................136 Bảng 9.1: So sánh mô hình kiến trúc khác nhau được đề cập trong các nhóm.................................................................................................... 139 Bảng 9.2: So sánh các kỹ thuật đánh giá hiệu năng chính trong thiết kế ASIP. ..141 Bảng 9 .3 : Một số hãng hàng đâu vê E D A .................................................................... 162 ĐỊNH NGHĨA VÀ KÝ HIỆU ■ ■ Trong cuốn sách chuyên khảo này, chúng ta sử dụng nhũng định nghĩa và ký hiệu sau đây: 1. "Chức năng" biểu thị bất kỳ toán từ, phép toán hay hàm nào trong ngôn ngữ c không phụ thuộc vào phương thức thực thi. 2. “ Phương thức thực thi" nói đến bất kỳ một thiết bị phần cúng nào, một vi chương trình hay việc thực thi phần mềm của một chức năng nào đó. 3. 4. "n" biểu thị số kiểu phép toán cơ bán sẽ được xem xét. biểu thị tần suất thực hiện của chức năng kiểu i (ký hiệu là #/) trong chương trình ứng dụ n g 1 đã cho kèm theo dữ liệu, trong đó 0 < i < n. f 0là tần suất các phép toán nguyên thủy bởi "nhân" ("kernel"). 5. "N " biểu thị SỐ lượng các phương thức có thể thực thi đôi với chức năng #/. Số lượng các phương thức có thể thực thi với mỗi chức năng có thể lớn hơn 3, gồm thực thi bằng phần cúng, bằng vi chương trình hoặc bằng phần mềm. Với một sô' chức năng, SỐ lượng phương thức thực thi bằng phần cứng có thể lớn hơn 1 (có m ột số triển khai thực thi bằng phân cứng khác nhau). 6. “x " biểu thị một phương thức thực thi nhằm hiện thực hóa phép toán #/, trong đó có thể là lựa chọn phần cứng, vi chương trình hoặc phần mềm, 0 < i < n. Khi đó, X = (Xg, X1, . . X ) là một chuỗi các phương thức thực thi được xem xét. Phương thức x0 ký hiệu phần cứng "nhân" thực thi tất cả các phép toán nguyên thủy và các m ô-đun phần mềm. 7. "M " biểu thị tập hợp tất cả các phương thức thực thi hiện thực hóa tất cả các chức năng. 1 CÓ thế là một tập họp các ứng dụng có dữ liệu đi kèm tương ứng. x iv TỐI ƯU HÓA TẬP LỆNH TRONG THIẾT KẾ ASIP 8. "M " biểu thị tập hợp các phương thức thực thi hiện thực hóa chức năng #i, trong đ ó M c Ằ Í 0 < i < n. Có thể nhận xét rằng, |MJ = 1 ứng với kiến trúc CPU có nhân duy nhất. 9. K h iM n M i 0 c ịịệ ỹ ) v à M n M c h ứ a m ô -đ u n ch ứ c n ă n g X thì X có thể được chia sẻ đ ể thực thi chức năng #/ và #;■ đổn g thời. 10. "S" biểu thị tập hợp các phương thức thực thi được chọn của tất cả các chức năng, s = U"=0 {* }. Nói chung, sô' phần từ trong s không quá n+1. Khi có hai hoặc hơn hai mô-đun chức năng được chia sẻ thì Is I < n+1. 11. "a.(x)", "p.(x.ỵ' và "tịx.Ỵ' biểu thị diện tích, điện năng tiêu thụ và thời gian thực hiện* (sô' chu kỳ đổng hổ) cần thiết cho chức năng #/ khi thực thi bởi p h ư ơ n g thức X.. 12. "t min (x)" biểu thị thời gian tối thiểu cần để thực hiện chức năng #/ khi X. là thực thi phần mềm. 13. "A m ax " biểu thi• diên tích cho rphépr tối đa của chip. r 14. "P " biểu thị điện năng tiêu thụ tối đa của chip. 15. "T " biểu thị thời gian thực hiện cho phép tối đa của ứng dụng đã cho. 16. "Nbb" biểu thị tổng sô' khối cơ bản (BBs) trong mã đích dạng GCC RTL (GNU c Com piler's Register-Transfer Language) của chương trình úng dụng. 17. "t(B , X)" biểu thị thời gian cần để thực hiện khối cơ bản B dùng m ột chuỗi các phương thức thực thi X, trong đó 1 < / < NBB. 18. "F." biểu thị tần suất thực hiện khối cơ bản B dừng một chuỗi các phương thức thực thi X, trong đó 1 < i < N BB. 19. "c " biểu thị thời gian cần thiết để xác định điều khiển (chẳng hạn như lệnh phân nhánh) từ khối cơ bản B đến khối khác, trong đó 1 1 úng với kiến trúc đa nhân, đa lõi (multikernel, multicore). 22. "/c max" biểu thị SỐ lượng tối đa các bộ chức năng đổng nhất (IFU) với phép toán cơ bản #/. 22. "Ả(B.,X,K)" biểu thị thời gian cần để thực hiện khối cơ bản B. dùng m ột chuỗi các phương thức thực thi X với số lượng tương ứ ng K vói từng bộ chức năng, trong đó 1 < ; < NBg. 23. "q." biểu thị số phép toán kiểu tti trong mã RTL của chương trình úng dụng, trong đó 0 < i < n. q0là số lượng các phép toán nguyên thủy xuất hiện trong mã RTL của chương trình úng dụng. 24. "N " biểu thị sô' th an h ghi được dùng trong chương trình ứ n g dụng. 26. "a " biểu thị diện tích trung bình của thanh ghi. 27. "ara m " và “aro m " biểu thị"f diện tích trung bình cho một ô nhớ (cell)u•' ' I trong RAM, ROM tương lóng. 28. "W d" biểu thị độ rộng của từ (word) đo bằng số bit trong bộ n hớ RAM/ROM. 29. "Sd t " biểu thị kích thước ngăn xếp (stack) tính theo byte, là tổng kích thước của d ữ liệu tĩnh và dữ liệu động, các biến địa phương và toàn cục, khung cảnh thực hiện (contexts) trong quá trình thực hiện chương trình ứng dụng với dữ liệu kèm theo. N hững định nghĩa và ký hiệu khác được dùng trong mỗi chương sẽ được nêu khi cần. BẢNG CÁC TỪ VIẾT TẮT TIẾNG ANH Tiếng Anh Viết tắt Tiêng Việt ADG A d a p tiv e D atab ase G enerator BỘ (phân hệ) sinh CSDL thích ứ n g AI A rtificial In tellig en ce Trí tu ệ n h ân tạo AIF A rch itectu re In form ation File T ệp th ô n g tin k iến trúc A IG A rch itectu re In form ation Bộ (phân hệ) sinh th ông tin kiến trúc G enerator ALAP A s Late A s P o ssib le M u ộ n n h ất có th ế ALU A rith m etic L ogic U n it B ộ sô' h ọ c lô -g ic A PA A p p lica tio n P rogram A n a ly zer B ộ (p h â n h ệ) p h â n tích ch ư ơ n g trình ứ n g d ụ n g A SA P A s S o o n A s P o ssib le S ớ m n h ất có th ể A SIC A p p lica tio n S p ecific Integrated M ạch tích hợp ứ n g d ụ ng chuyên biệt C ircuit ASIP A p p lica tio n S p ecific Integrated B ộ x ử lý tích h ợ p ch u y ên d ụ n g / P ro cesso r / A p p lica tio n S p ecific B ộ x ử lý tập lệ n h ch u y ên d ụ n g In stru ction -set P rocessor BB B asic B lock K h ối cơ bàn BRTL B asic RTL fu n ctio n a lity C h ứ c n ả n g RTL cơ bản C AE C o m p u ter -A id ed E n g in eerin g Q u y trình k ỹ th u ật có m á y tính trợ g iú p CCG C P U C ore G enerator Bộ (p h â n h ệ) sin h lõ i C PU CISC C o m p le x Instru ction Set M áy tín h v ớ i tập lệ n h p h ứ c h ợ p C o m p u ter CPU C entral P ro cessin g U n it B ộ (đ ơ n v ị) x ừ lý tru n g tâm DAC D e s ig n A u to m a tio n C on feren ce H ộ i n g h ị tự đ ộ n g h ó a th iết k ế D FG D ata F lo w G raph Đ ồ thị lu ồ n g d ữ liệu D SP D ig ita l S ignal P ro cessin g X ử lý tín h iệu sô' xvii Bảng các từ viết tắt tiếng Anh DTG EADL a p p lica tio n program Bộ (p h ân hệ) sin h cô n g cụ phát D e v e lo p m e n t Tool G enerator triển ch ư ơ n g trình ím g d ụ n g E m b ed d ed A rch itectu re N g ô n n g ữ đ ặ c tả k iến trúc n h ú n g D escrip tio n L a n g u a g e ECAD E lectron ic C o m p u ter- A id ed T h iết k ế đ iện tử có trợ g iú p của D e s ig n m á y tín h EDA E lectron ic D e s ig n A u to m a tio n T ự đ ộ n g h ó a th iết k ế đ iện tử EX E x e c u tio n T h ự c h iện FIFO First In First O ut V ào trư ớ c ra trư ớc FPG A F ield P ro g ra m m a b le G ate A rray M ả n g cổ n g lập trình đ ư ợ c FU F u n ction al U n it B ộ (đ ơ n vị) ch ứ c n ăn g GCC G N U c C o m p iler (or G N U C h ư ơ n g trình b iên d ịch c cùa C o m p iler C o llectio n ) GNU GSI G iga Scale In tegration T ích h ợ p q u y m ô g ig a HDL H a rd w a re D escrip tio n N g ô n n g ữ m ô tả p h ần cứ n g L anguage H LS H ig h -L ev el S y n th esis T ổn g h ợ p b ậc cao HW H ard w are P h ẩn cú n g IC In tegrated C ircuit M ạch tích h ợ p (IC) IF In stru ction Fetch an d d e c o d e Đ ẩ y v à g iả i m ã lện h IF U Id en tical F u n ction al U n it B ộ (đ ơ n v ị) ch ứ c n ă n g đ ổ n g n hất IM O P In stru ction set p ro cesso r and Bài to á n tô i ư u h ó a tập lệ n h M em o ry O p tim iza tio n P rob lem v à bộ n h ớ In stru ction set im p le m en ta tio n B ài to á n lự a ch ọ n p h ư ơ n g th ứ c M eth o d S electio n P rob lem th ự c thi tập lện h IoT Internet o f T h in g s In tern et v ạ n vật IS A In stru ction Set A rch itectu re K iến trúc tậ p lệnh JTAG Joint Test A ctio n G rou p N h ó m h o ạ t đ ộ n g k iểm tra liên kết MỈEM M E M ory access Truy cập b ộ n h ớ MDF M o d u le D escrip tio n File T ệp m ô tả m ô -đ u n M ID M o d u le In form ation D atab ase CSD L th ô n g tin m ô -đ u n M IF U M u ltip le Id en tical FU IS IM SP TRUNG TẦM THÔNG TIN THƯ V! Ũ005? 0 0 0 0 3 r t " x v iii TỐI ƯU HÓA TẬP LỆNH TRONG THIẾT KẾ ASIP M P SoC M u ltico re/M u ltip ro cesso r SoC H ệ th ô n g trên m ộ t ch ip đ a lõi ịX? M icrop rocessor B ộ v i x ử lý N oC N etw o rk -o n -a -C h ip M ạ n g trên m ộ t chip PEAS Practical E n v iro n m en t for A S ip M ôi trường thự c tiễn đ ể p hát triển d e v e lo p m e n t ASIP PRTL P rim itive RTL fu n ctio n a lity C h ứ c n ă n g RTL n g u y ê n th ủ y RTPA R eal-T im e P rocess A lg eb ra Đ ạ i sô' tiến trình thời g ia n th ự c RAW R ead A fter Write Đ ọ c sa u g h i RISC R ed u c ed Instru ction Set M áy tín h v ớ i tập lệ n h rút g ọ n C o m p u ter RTL R egister-Transfer L a n g u a g e N g ô n n g ữ (m ứ c) ch u y ển d ịch (L evel) th a n h g h i RTOS R eal-T im e O p eratin g S y ste m H ệ đ iề u h à n h th ời g ia n th ự c SDK S oftw are D e v e lo p m e n t Kit B ộ cô n g cụ p h át triển p h ầ n m ềm SFL Stru ctu red F u n ction d escrip tio n N g ô n n g ữ m ô tả ch ứ c n ă n g cấu L anguage trúc h ó a SoC S y stem -o n -a -C h ip H ệ th ô n g trên m ộ t ch ip svv S oftw are P h ần m ề m TAT Turn A ro u n d T im e T hời g ia n q u a y v ò n g ULSĨ U ltra-L arge Scale In teg ra tio n T ích h ợ p q u y m ô siêu lớn VHDL V H SIC H a rd w a re D escrip tio n N g ô n n g ữ m ô tả các m ạ ch tích L anguage h ợ p tố c đ ộ rất cao Very H ig h S p eed In tegrated M ạch tích h ợ p tố c đ ộ rất cao V H SIC C ircuit VLIW Very L on g In stru ction W ord (M áy tín h có) từ lện h râ't dài VLSI Very L arge Scale In tegration T ích h ợ p q u y m ô rất lớ n W AR W rite A fter R ead G hi sa u đ ọ c W AW W rite A fter W rite G hi sa u g h i WR W rite back to R egister G hi trở lại th an h gh i XRTL e x t e n d e d RTL fu n ctio n a lity C h ứ c n ă n g RTL m ở rộn g