Tài liệu Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ finfet

Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET ĐẠI HỌC ĐÀ NẴNG TRƯỜNG ĐẠI HỌC BÁCH KHOA KHOA ĐIỆN TỬ - VIỄN THÔNG ---------- BÁO CÁO ĐỒ ÁN TỐT NGHIỆP Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET GVHD: TS Võ Tuấn Minh KS Nguyễn Phan Duy Nguyên Thành viên: Phạm Hoàng Thắng 106170205 - 17DT3 Dương Thị Nghị 106170111 - 17DT2 Trương Thị Mỹ Hương 106170170 - 17DT2 Đà Nẵng, tháng 02 năm 2022 Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET LỜI CẢM ƠN Lời đầu tiên chúng em xin gửi lời cảm ơn chân thành đến các thầy, cô trong Khoa Điện Tử-Viễn Thông; các thầy, cô trong Trường Đại Học Bách Khoa, Đại học Đà Nẵng đã nhiệt tình giảng dạy, chỉ dẫn và tạo mọi điều kiện giúp đỡ chúng em trong quá trình học tập và làm đồ án tốt nghiệp. Đặc biệt chúng em xin gửi lời tri ân và biết ơn sâu sắc đến thầy Võ Tuấn Minh đã tận tình giúp đỡ, trực tiếp chỉ bảo, hướng dẫn chúng em trong suốt quá trình làm đồ án tốt nghiệp. Trong thời gian được thầy hướng dẫn, chúng em không ngừng tiếp thu thêm nhiều kiến thức bổ ích mà còn học được tinh thần làm việc cũng như thái độ nghiên cứu đề tài nghiêm túc, hiệu quả, đây là những điều cần thiết cho chúng em trong quá tình học tập và công tác sau này. Tiếp theo nhóm em xin gửi lời cảm ơn chân thành đến các anh, chị trong công ty TNHH SYNOPSYS Việt Nam, đặc biệt là anh Nguyễn Phan Duy Nguyên. Với sự chỉ bảo tận tình của các anh chị trong công ty, trong quá trình thực tập, nhóm em đã tích lũy được rất nhiều kinh nghiệm thực tế và kiến thức chuyên ngành trong môi trường làm việc chuyên nghiệp. Quan trọng hơn là rèn luyện được ý thức, tác phong, đạo đức và tính kỹ luật, những điều này rất có ích cho bản thân chúng em trong khoảng thời gian sắp tới sau khi tốt nghiệp để trở thành một kỹ sư thực thụ. Đề tài nghiên cứu được thực hiện dựa trên các kiến thức được học ở trường, các kiến thức thực tế được thầy cô, các anh chị trong công ty chỉ dẫn và tự tìm hiểu học hỏi qua các trang thông tin mạng. Do khả năng bản thân còn nhiều hạn chế nên không tránh khỏi những thiếu sót trong quá trình thực hiện nghiên cứu kính mong sự đóng góp ý kiến thêm của Thầy Cô để đề tài của nhóm em được hoàn chỉnh hơn. Em xin chân thành cảm ơn. Đà Nẵng, ngày 24 tháng 2 năm 2022 Sinh viên thực hiện Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET LỜI CAM ĐOAN Tôi xin cam đoan đồ án tốt nghiệp “Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET” là công trình nghiên cứu của tôi. Những phần sử dụng tài liệu tham khảo trong đồ án đã được nêu rõ trong phần tài liệu tham khảo. Các số liệu, hình ảnh, thông tin trong đồ án đều trung thực do tôi tìm hiểu, tham khảo từ nhiều nguồn tư liệu và tài liệu công ty cung cấp. Đồ án này không sao chép các đồ án đã có từ trước. Nếu phát hiện có bất kỳ sự gian lận nào tôi xin hoàn toàn chịu trách nhiệm và chịu mọi kỷ luật nhà trường đề ra. Đà Nẵng, ngày 24 tháng 2 năm 2022 Sinh viên thực hiện Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET MỤC LỤC CHƯƠNG 1: TỔNG QUAN ĐỀ TÀI.........................................................................1 1.1 Giới thiệu chương...............................................................................................1 1.2 Tính cấp thiết của đề tài.....................................................................................1 1.3 Các giải pháp hiện có trên thị trường...............................................................1 1.4 Đề xuất sơ bộ.......................................................................................................2 1.4.1 Giải pháp........................................................................................................2 1.4.2 Quy trình thiết kế............................................................................................2 1.4.3 Dự kiến kết quả...............................................................................................3 1.5 Phương pháp đánh giá........................................................................................4 1.6 Kết luận chương..................................................................................................4 2.1 Giới thiệu chương...............................................................................................5 2.2 Lý thuyết cơ bản về bán dẫn và CMOS............................................................5 2.2.1 Các khái niệm cơ bản của bán dẫn..................................................................5 2.2.2 CMOS cơ bản...............................................................................................10 2.3 FinFET............................................................................................................... 19 2.4 Các hiệu ứng cơ bản trong thiết kế mạch vật lý CMOS................................20 2.4.1 Định nghĩa....................................................................................................20 2.4.2 Các vấn đề lưu ý trong Layout......................................................................21 2.5 Hiệu ứng Miller.................................................................................................29 2.6 Ổn định hồi tiếp âm..........................................................................................30 2.7 Mạch gương dòng.............................................................................................32 2.8 Các kỹ thuật sử dụng trong thiết kế vật lý......................................................33 2.8.1 Kỹ thuật xen kẽ.............................................................................................33 2.8.2 Kỹ thuật đối xứng qua tâm............................................................................33 2.8.3 Kỹ thuật che chắn.........................................................................................34 2.8.4 Kỹ thuât sử dụng thiết bị giả.........................................................................34 2.8.5 Kỹ thuật sử dụng vòng bảo vệ.......................................................................35 2.9 Kết luận chương................................................................................................35 CHƯƠNG 3: TÍNH TOÁN GIÁ TRỊ LINH KIỆN VÀ THIẾT KẾ VẬT LÝ......36 3.1 Giới thiệu chương.............................................................................................36 3.2 Mạch phân cực..................................................................................................36 3.2.1 Ý tưởng thiết kế............................................................................................36 3.2.2 Mạch khởi động............................................................................................38 Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET 3.2.3 Thiết kế giá trị linh kiện................................................................................40 3.2.4 Thiết kế vật lý mạch phân cực......................................................................42 3.3 Mạch khuếch đại vi sai.....................................................................................44 3.3.1 Ý tưởng thiết kế............................................................................................44 3.3.2 Thiết kế giá trị linh kiện................................................................................48 3.3.3 Thiết kế vật lý mạch khuếch đại vi sai..........................................................49 3.4 Mạch tăng biên độ điện áp cho tín hiệu đầu vào............................................53 3.4.1 Ý tưởng thiết kế............................................................................................53 3.4.2 Thiết kế giá trị linh kiện................................................................................55 3.4.3 Thiết kế vật lý mạch tăng biên độ tín hiệu đầu vào.......................................59 3.5 Mạch điều khiển tín hiệu đầu ra......................................................................62 3.5.1 Ý tưởng thiết kế............................................................................................62 3.5.2 Tính giá trị điện trở mắc giữa PADP và PADN ở máy thu...........................64 3.5.3 Thiết kế giá trị linh kiện................................................................................65 3.5.4 Thiết kế vật lý mạch điều khiển tín hiệu đầu ra............................................66 3.6 Thiết kế vật lý toàn mạch.................................................................................70 3.6.1 Phác thảo thiết kế vật lý................................................................................70 3.6.2 Đi dây..............................................................................................................70 3.6.3 Kết quả kiểm tra............................................................................................73 CHƯƠNG 4: KẾT QUẢ MÔ PHỎNG THIẾT KẾ................................................76 4.1 Giới thiệu chương.............................................................................................76 4.2 Kết quả mô phỏng trước thiết kế vật lý...........................................................76 4.2.1 Kết quả mô phỏng khối phân cực.................................................................76 4.2.2 Kết quả mô phỏng khối khuếch đại vi sai.....................................................78 4.2.3 Kết quả mô phỏng mạch tăng biên độ điện áp tín hiệu đầu vào....................79 4.2.3 Kết quả mô phỏng mạch điều khiển tín hiệu đầu ra......................................80 4.3 Kết quả mô phỏng sau thiết kế vật lý..............................................................82 4.3.1 Khối phân cực...............................................................................................82 4.3.2 Khối khuếch đại vi sai...................................................................................84 4.3.3 Khối tăng biên độ tín hiệu đầu vào...............................................................86 4.3.4 Thiết kế vật lý toàn mạch..............................................................................87 Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET DANH SÁCH TỪ VIẾT TẮT LVDS TX USB Tín hiệu vi sai điện áp thấp (Low Voltage Differential Signal) Khối truyền (Transmitter) SNR Cổng kết nối cáp tiêu chuẩn cho máy tính cá nhân và những thiết bị điện tử tiêu dùng (Universal Serial Bus) Chuẩn bus ổn định dùng cho các phương tiện giao thông (Controller Area network) Tỉ số tín hiệu trên nhiễu (Signal/Noise Ratio) DRC Kiểm tra luật thiết kế (Design Rule Check) LVS NMOS Kiểm tra sai lệch giữa thiết kế vật lý và thiết kế nguyên lý (Layout vs Schematic) Transitor hiệu ứng trường (Metal-Oxide Semiconductor Field-Effect Transistor) Transistor hiệu ứng trường vây (Fin Field-Effect Transistor) Transitor hiệu ứng trường loại N PMOS Transitor hiệu ứng trường loại P CMOS STI Công nghệ chế tạo mạch tích hợp, gồm các PMOS và NMOS (Complementary Metal-Oxide-Semiconductor) Cách ly rãnh nông (Shallow trench isolation) DCD Chênh lệch chu kì xung (Duty Cycle Distortion) tpHL trise Thời gian trễ sườn xuống (Propagation Delay time High to Low) Thời gian trễ sườn lên (Propagation Delay time Low to High) Thời gian sườn lên (Rising Time) tfall Thời gian sườn xuống (Falling Time) CAN MOSFET FinFET tpLH Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET DANH SÁCH CÁC BẢNG Bảng 1.1 Yêu cầu đầu ra của mạch................................................................................4 Bảng 3.1 Tình trạng đánh giá vật lý của khối phân cực...............................................44 Bảng 3.2 Tình trạng đánh giá vật lý khối khuếch đại vi sai.........................................53 Bảng 3.3 Đánh giá tình trạng vật lý khối tăng biên độ tín hiệu đầu vào.......................61 Bảng 3.4 Đánh giá tình trạng vật lý khối điều khiển tín hiệu đầu ra............................68 Bảng 3.5 Đánh giá tình trạng vật lý toàn mạch............................................................73 Bảng 3.6 Thông tin các lỗi trong kiểm tra DRC_INT..................................................73 Bảng 4.1 Kết quả mô phỏng DC Operating Point........................................................75 Bảng 4.2 Kết quả đo được khi điện áp thay đổi..........................................................76 Bảng 4.3 Kết quả đo được khi nhiệt độ thay đổi..........................................................77 Bảng 4.4 Kết quả mô phỏng DC Operating Point........................................................78 Bảng 4.5 Kết quả đo được bằng Transient Analysis....................................................79 Bảng 4.6 Kết quả mô phỏng DC Operating Point........................................................79 Bảng 4.7 Phase Margin trong 3 trường hợp kiểm tra...................................................80 Bảng 4.8 Kết quả đo được bằng Transient Analysis....................................................81 Bảng 4.9 Kết quả trước thiết kế vật lý khối phân cực..................................................82 Bảng 4.10 Kết quả sau thiết kế vật lý khối phân cực...................................................83 Bảng 4.11 Kết quả trước thiết kế vật lý khối khuếch đại vi sai....................................84 Bảng 4.12 Kết quả sau thiết kế vật lý khối khuếch đại vi sai.......................................84 Bảng 4.13 Kết quả trước thiết kế vật lý khối tăng biên độ tín hiệu đầu vào.................85 Bảng 4.14 Kết quả sau thiết kế vật lý khối tăng biên độ tín hiệu đầu vào....................85 Bảng 4.15 Kết quả trước thiết kế vật lý khối điều khiển tín hiệu đầu ra......................86 Bảng 4.16 Kết quả sau thiết kế vật lý khối điều khiển tín hiệu đầu ra........................86 Bảng 4.17 Kết quả trước thiết kế vật lý toàn mạch......................................................87 Bảng 4.18 Kết quả sau thiết kế vật lý ptoàn mạch.......................................................88 Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET DANH SÁCH HÌNH VẼ Hình 1.1 Sơ đồ tổng quát mạch truyền LVDS...............................................................2 Hình 1.2 Quy trình thiết kế............................................................................................3 Hình 2.1 Dòng trôi và dòng khuếch tán.........................................................................6 Hình 2.2 Tiếp giáp P-N..................................................................................................7 Hình 2.3 Tiếp giáp P-N trong vùng không phân cực.....................................................8 Hình 2.4 Tiếp giáp P-N phân cực thuận.........................................................................8 Hình 2.5 Tiếp giáp P-N phân cực ngược........................................................................9 Hình 2.6 Biểu đồ dòng điện trong bán dẫn theo điện áp..............................................10 Hình 2.7 Cấu trúc tụ MOS trên đế loại p.....................................................................10 Hình 2.8 Cấu trúc của NMOS và ký hiệu....................................................................11 Hình 2.9 NMOS trong vùng ngắt.................................................................................12 Hình 2.10 NMOS trong vùng tuyến tính......................................................................13 Hình 2.11 Kênh nối S và D được xem như điện trở.....................................................13 Hình 2.12 Sự thay đổi của Id theo Vgs........................................................................14 Hình 2.13 Độ dốc đặc tuyến Id – Vds..........................................................................14 Hình 2.14 Đặc tuyến Id – Vds tăng khi Vgs tăng.........................................................15 Hình 2.15 Xét một điểm x bất kỳ trên kênh dẫn..........................................................15 Hình 2.16 Điện áp Vx tăng khi x càng gần D..............................................................15 Hình 2.17 Điện áp VGx giảm khi x càng gần D..........................................................15 Hình 2.18 Hiện tượng thắt kênh tại cực D...................................................................16 Hình 2.19 Khi Vds tăng, điểm thắt kênh dịch về phía cực nguồn................................17 Hình 2.20 Đặc tuyến I-V của MOSFET.......................................................................17 Hình 2.21 Sự thay đổi diện tích vùng nghèo khi có hiệu ứng lớp nền..........................18 Hình 2.22 Điều chế độ dài kênh...................................................................................18 Hình 2.23 Sự dẫn dưới ngưỡng....................................................................................19 Hình 2.24 FinFET........................................................................................................20 Hình 2.25 Layout của cổng Inverter............................................................................21 Hình 2.26 Các tụ kí sinh trong MOSFET.....................................................................22 Hình 2.27 Tụ sinh ra trong quá trình đi dây.................................................................22 Hình 2.28 Tụ Side-wall................................................................................................22 Hình 2.29 Multi-finger MOSFET................................................................................23 Hình 2.30 Điện trở kí sinh trên dây và MOSFET........................................................23 Hình 2.31 Tác hại của STI Dishing..............................................................................24 Hình 2.32 Hiện tượng STI Stress.................................................................................25 Hình 2.33 Khắc phục STI Stress bằng dummy............................................................25 Hình 2.34 Hiệu ứng Well Proximity............................................................................25 Hình 2.35 Ảnh hưởng của Pattern non uniformity.......................................................26 Hình 2.36 Khắc phục Pattern non uniformity..............................................................26 Hình 2.37 Hiện tượng S/D Asymmetry........................................................................27 Hình 2.38 Antenna Effect............................................................................................27 Hình 2.39 Mạch vi sai..................................................................................................28 Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET Hình 2.40 Metal Coverage...........................................................................................28 Hình 2.41 Sắp xếp để giảm thiểu Linear Effect...........................................................29 Hình 2.42 Sắp xếp để giảm thiểu Linear và non Linear Effect....................................29 Hình 2.43 Bộ khuếch đại đảo với trở kháng lắp tại đầu vào và đầu ra.........................30 Hình 2.44 Một hệ thống hồi tiếp âm............................................................................30 Hình 2.45 Khảo sát sự ổn định của hệ thống hồi tiếp...................................................32 Hình 2.46 Ổn định mạch bằng cách tăng Phase Margin..............................................32 Hình 2.47 Cấu tạo mạch gương dòng..........................................................................32 Hình 2.48 Kỹ thuật xen kẽ...........................................................................................33 Hình 2.49 Kỹ thuật đối xứng qua tâm..........................................................................33 Hình 2.50 Kỹ thuật che chắn........................................................................................34 Hình 2.51 Thiết bị giả..................................................................................................34 Hình 2.52 Vòng bảo vệ................................................................................................35 Hình 3.1 Mạch gương dòng điện sử dụng nguồn dòng lý tưởng..................................36 Hình 3.2 Mạch gương dòng sử dụng điện trở..............................................................36 Hình 3.3 Mạch self-bias...............................................................................................37 Hình 3.4 Mạch self-bias bổ sung điện trở Rs...............................................................38 Hình 3.5 Mạch khởi động (gạch nét đứt xanh).............................................................39 Hình 3.6 Hai điểm làm việc chính của mạch khởi động..............................................40 Hình 3.7 Cấu trúc đầy đủ của mạch phân cực..............................................................41 Hình 3.8 Phác thảo vật lý khối phân cực.....................................................................42 Hình 3.9 Sơ đồ nguyên lý............................................................................................43 Hình 3.10 Các đường tín hiệu quan trọng....................................................................43 Hình 3.11 Đường nguồn/đất........................................................................................43 Hình 3.12 Via..............................................................................................................43 Hình 3.13 Kết quả kiểm tra LVS_INT.........................................................................44 Hình 3.14 Kết quả kiểm tra DRC_INT........................................................................44 Hình 3.15 Kết quả kiểm tra LVS_tapeout....................................................................44 Hình 3.16 Kết quả kiểm tra DRCtapeout.....................................................................44 Hình 3.17 Kết quả kiểm tra DRC_DP colored tapeout................................................44 Hình 3.18 Mạch khuếch đại vi sai NMOS...................................................................45 Hình 3.19 Đặc tuyến In/Out của mạch khuếch đại vi sai.............................................45 Hình 3.20 (a) Mạch vi sai khi chỉ xét Vin1, (b) Mạch (a) khi xét dưới góc độ mạch Source Degeneration, (c) Sơ đồ tương đương của mạch (b)........................................46 Hình 3.21 Chuyển đổi Vin1 và M1 bằng biến đổi Thevenin........................................46 Hình 3.22 Mạch khuếch đại vi sai sử dụng Active Load..............................................48 Hình 3.23 Cấu trúc mạch khuếch đại vi sai..................................................................48 Hình 3.24 Sơ đồ nguyên lý..........................................................................................50 Hình 3.26 Sơ đồ nguyên lý..........................................................................................51 Hình 3.27 Các đường tín hiệu quan trọng....................................................................51 Hình 3.28 Đường nguồn/đất........................................................................................52 Hình 3.29 Via..............................................................................................................52 Hình 3.30 Kết quả kiểm tra LVS_INT........................................................................53 Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET Hình 3.31 Kết quả kiểm tra DRC_INT........................................................................53 Hình 3.32Kết quả kiểm tra LVS_tapeout.....................................................................53 Hình 3.33 Kết quả kiểm tra DRCtapeout.....................................................................53 Hình 3.34 Kết quả kiểm tra DRC_DP colored tapeout................................................53 Hình 3.35 Mạch tăng biên độ tín hiệu..........................................................................54 Hình 3.36 Mạch giảm biên độ tín hiệu.........................................................................55 Hình 3.37 Cấu tạo đầy đủ mạch khuếch đại tín hiệu đầu vào......................................56 Hình 3.38 Cấu tạo khối ổn định đầu vào......................................................................56 Hình 3.39 Cấu tạo của Buffer......................................................................................57 Hình 3.40 Cấu tạo mạch chính.....................................................................................57 Hình 3.41 Sóng 2 đầu ra của khối tăng biên độ tín hiệu...............................................57 Hình 3.42 Cấu trúc khối ổn định đầu ra.......................................................................58 Hình 3.43 Sóng trước khi qua Buffer (tím) và sóng sau khi qua Buffer (đỏ)...............58 Hình 3.44 DCD khi chưa có cặp cổng đảo mắc theo dạng back to back......................58 Hình 3.45 DCD khi đã có cặp cổng đảo mắc theo dạng back to back..........................58 Hình 3.46 Sơ đồ nguyên lý khối tăng biên độ tín hiệu đầu vào....................................59 Hình 3.47 Phác thảo thiết kế vật lý của khối tăng biên độ tín hiệu đầu vào................60 Hình 3.48 Đi dây cho tín hiệu quan trọng khối tăng biên độ tín hiệu đầu vào.............60 Hình 3.49 Đi dây cho nguồn/đất khối tăng biên độ tín hiệu đầu vào...........................61 Hình 3.50 Kết quả kiểm tra DRC_INT........................................................................61 Hình 3.51 Kết quả kiểm tra LVS_INT.........................................................................61 Hình 3.52 Kết quả kiểm tra LVS_tapeout...................................................................61 Hình 3.53 Kết quả kiểm tra DRCtapeout.....................................................................61 Hình 3.54 Kết quả kiểm tra DRC_DP colored tapeout................................................62 Hình 3.55 Cấu trúc mạch điều khiển tín hiệu đầu ra....................................................62 Hình 3.56 Cơ chế điều chỉnh dòng điện trong mạch....................................................63 Hình 3.57 Cấu trúc truyền nhận tín hiệu vi sai điện áp thấp........................................63 Hình 3.58 Tính điện trở tương đương của đường dây..................................................64 Hình 3.59 Cấu trúc mạch điều khiển tín hiệu đầu ra....................................................65 Hình 3.60 Mạch điều khiển tín hiệu đầu ra..................................................................66 Hình 3.61 Phác thảo thiết kết vật lý mạch điều khiển tín hiệu đầu ra..........................66 Hình 3.62 Đi dây tín hiệu quan trọng khối điều khiển tín hiệu đầu ra..........................67 Hình 3.63 Đi dây cho nguồn/đất khối điều khiển tín hiệu đầu ra.................................67 Hình 3.64 Kết quả kiểm tra DRC_INT........................................................................68 Hình 3.65 Kết quả kiểm tra LVS_INT.........................................................................68 Hình 3.66 Kết quả kiểm tra DRCtapeout.....................................................................68 Hình 3.67 Kết quả kiểm tra LVS_tapeout...................................................................68 Hình 3.68 Kết quả kiểm tra DRC_DP colored tapeout................................................68 Hình 3.69 Sơ đồ nguyên lý toàn mạch.........................................................................69 Hình 3.70 Phác thảo toàn mạch...................................................................................69 Hình 3.71 PADN vs PADP..........................................................................................70 Hình 3.72 PADN vs PADP.........................................................................................70 Hình 3.73 Sơ đồ nguyên lý toàn mạch.........................................................................70 Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET Hình 3.74 Các đường tín hiệu: VCM vs VREF, Din....................................................71 Hình 3.75 DIN.............................................................................................................71 Hình 3.76 VREF vs VCM...........................................................................................71 Hình 3.77 Sơ đồ nguyên lý toàn mạch.........................................................................72 Hình 3.78 INN vs INP.................................................................................................72 Hình 3.79 Đường nguồn/đất và Pin của các tín hiệu....................................................72 Hình 3.80 Kết quả kiểm tra LVS_INT.........................................................................73 Hình 3.81 Kết quả kiểm tra DRCtapeout.....................................................................73 Hình 3.82 Kết quả kiểm tra LVS_tapeout...................................................................73 Hình 3.83 Kết quả kiểm tra DRC DP_colored tapeout................................................73 Hình 3.84 Kết quả kiểm tra DRC_INT........................................................................73 Hình 3.85 Vị trí xảy ra lỗi............................................................................................74 Hình 4.1 Đồ thị sự thay đổi của dòng điện theo điện áp nguồn...................................76 Hình 4.2 Đồ thị sự thay đổi của dòng điện theo nhiệt độ.............................................77 Hình 4.3 Độ trễ của 2 tín hiệu đầu vào mạch chính bằng nhau (27.6ps)......................78 Hình 4.4 Tín hiệu sau khi ra khỏi mạch chính.............................................................79 Hình 4.5 Test-bench mô phỏng AC Analysis...............................................................80 Hình 4.6 Biểu đồ Bode khi mô phỏng AC...................................................................80 Hình 4.7 Đồ thị tín hiệu trong mạch ở TT (xanh), SS (tím), FF (đỏ)...........................81 Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET CHƯƠNG 1: TỔNG QUAN ĐỀ TÀI 1.1 Giới thiệu chương 1.2 Tính cấp thiết của đề tài Ngày nay, công nghệ đang phát triển nhanh đòi hỏi những đổi mới tiên tiến để đáp ứng cho các ứng dụng có yêu cầu tiêu thụ điện năng thấp và khả năng chống nhiễu cao cho tốc độ dữ liệu cao. Các ứng dụng như trung tâm dữ liệu siêu quy mô, 5G và ứng dụng học máy nhằm tổ chức, chuẩn bị và truyền tải lượng lớn thông tin. Theo cách này, điều quan trọng là phải thiết kế một mạch tích hợp để có thể thực hiện giao tiếp băng thông cao giữa các chip trên cùng 1 bảng mạch. Đề tài này nhằm mục đích thiết kế bộ phát (TX) vì nó đóng vai trò quan trọng trong việc truyền tín hiệu. 1.3 Các giải pháp hiện có trên thị trường Trong các mạch tương tự hoặc mạch kỹ thuật số, có 2 phương pháp truyền thông tin cơ bản là: tín hiệu đơn cuối (single-ended signalling) và tín hiệu vi sai (differential signalling). Tín hiệu đơn cuối: - Cấu trúc liên kết single-ended có ưu điểm là cấu trúc đơn giản: một dây mang điện áp thay đổi đại diện cho tín hiệu, trong khi dây còn lại được nối với điện áp chuẩn, thường là nối đất. - Tín hiệu single - ended phải duy trì điện áp tương đối cao để đảm bảo tỷ lệ tín hiệu trên nhiễu (SNR) thích hợp. Điện áp giao diện phổ biến là 3,3V và 5V. - Tín hiệu single-ended ít tốn kém hơn để thực hiện so với vi sai, nhưng nó thiếu khả năng loại bỏ nhiễu gây ra do: sự khác biệt về mức điện áp đất giữa các mạch truyền và nhận. Cần ít dây hơn để truyền nhiều tín hiệu. Nếu có n tín hiệu, thì có n + 1 dây, một dây cho mỗi tín hiệu và một dây nối đất. - Tín hiệu single-ended được sử dụng rộng rãi và có thể được nhìn thấy trong nhiều tiêu chuẩn truyền phổ biến, bao gồm: giao tiếp nối tiếp RS-232 , I²C, … Tín hiệu vi sai: - Là một phương pháp truyền thông tin sử dụng hai đường bổ sung để truyền một tín hiệu (hai tín hiệu được tạo ra có cực tính trái ngược nhau, và sau đó truyền dữ liệu tham chiếu hai tín hiệu với nhau). - Nó cho phép truyền thông tin với điện áp thấp hơn, SNR tốt, cải thiện khả năng miễn nhiễm với nhiễu do cấu trúc của nó và tốc độ dữ liệu cao hơn. - Mặt khác, số lượng dây dẫn tăng lên ( Nếu có n tín hiệu thì sẽ sử dụng ít nhất 2n dây) và hệ thống sẽ cần máy phát và máy thu chuyên biệt thay vì các IC kỹ thuật số tiêu chuẩn. 1 Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET - Ngày nay, tín hiệu vi sai là một phần của nhiều tiêu chuẩn, bao gồm LVDS, USB, CAN, RS-485 và Ethernet. 1.4 Đề xuất sơ bộ 1.4.1 Giải pháp Nhận thấy khắc phục nhiễu khi truyền tín hiệu đơn dây rất quan trọng, nhóm quyết định thực hiện đề tài thiết kế mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET (LVDS). LVDS là giao thức truyền tín hiệu tốc độ cao, khoảng cách xa, được sử dụng nhiều trong truyền tin nối tiếp. Tín hiệu được truyền đi qua 2 dây và lệch pha nhau 180 độ. Kiểu truyền này giúp giảm thiểu nhiễu vì nếu nhiễu đánh vào 2 dây tín hiệu, máy thu sẽ dễ dàng loại bỏ nhiễu vì máy thu chỉ quan tâm tới sự chênh lệch điện áp giữa 2 dây. Mạch truyền tín hiệu LVDS sẽ có sơ đồ tổng quát như Hình 1.1: Hình 1.1 Sơ đồ tổng quát mạch truyền LVDS Khối Level Shifter làm nhiệm vụ khuếch đại biên độ của tín hiệu đầu vào. Khối Bias làm nhiệm vụ tạo ra dòng điện phân cực cho các khối Opamp và Output Driver. Khối Opamp có nhiệm vụ giữ cho điện áp Common mode bằng với điện áp Vref đặt vào. Khối Output Driver sẽ tạo ra cặp tín hiệu vi sai để truyền đi. 1.4.2 Quy trình thiết kế Quy trình thiết kế đầy đủ của các khối được tiến hành theo trình tự như Hình 1.2: 2 Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET Hình 1.2 Quy trình thiết kế Phần đầu tiên trong quy trình thiết kế là thiết kế mạch nguyên lý và tính toán kích cỡ ban đầu của các MOSFET cũng như giá trị các linh kiện trong mạch. Sau đó tiến hành mô phỏng những chức năng cơ bản để kiểm tra các chức năng đó có hoạt động đúng hay không và sử dụng thiết kế đó để phác thảo vị trí đặt linh kiện. Đồng thời tiến hành mô phỏng với Pre-layout netlist để kiểm tra kỹ các thông số đặt ra. Nếu chưa đạt được yêu cầu sẽ tiếp tục tính toán, điều chỉnh thông số của mạch cho đến khi đạt yêu cầu sẽ sử dụng sơ đồ mạch hoàn chỉnh để tiến hành thiết kế vật lý. Sau khi thiết kế vật lý cho mạch xong thì sẽ sử dụng Post-layout netlist để mô phỏng lại và kiểm tra lại các thông số của mạch. Nếu không đạt thì phải điều chỉnh lại mạch nguyên lý và thiết kế vật lý của mạch, nếu đã đạt yêu cầu đề ra thì sẽ tiến hành hoàn thiện sản phẩm. 1.4.3 Dự kiến kết quả Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET sau khi thiết kế phải thỏa mãn được các yêu cầu đầu ra được đề cập trong bảng sau: Đại lượng VDDQ VDD Nhiệt độ Tần số tín hiệu Tần số clock Điện áp ra mức cao MIN 1.62 0.675 -40 0.925 3 Yêu cầu TYP 1.8 0.75 25 2 1 - MAX 1.98 0.825 125 - Đơn vị V V °C Gbps GHz V Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET Điện áp ra mức thấp Điện áp mức chung (VCM) 1.125 1.2 Điện áp vi sai đầu ra (Vod) 0.25 0.325 Điện trở đầu cuối (Rterm) 80 100 Duty Cycle 45 50 Thời gian trễ 450 Thời gian sườn lên/xuống 25 Dòng tĩnh VDDQ 6 Dòng tĩnh VDD 20 Bảng 1.1 Yêu cầu đầu ra của mạch Thiết kế vật lý phải đáp ứng yêu cầu mạch nguyên lý đặt ra và các lỗi DRC và LVS. 1.475 1.275 0.4 120 55 500 30 8 30 V V V Ohm % ps ps mA uA khắc phục được tất cả 1.5 Phương pháp đánh giá Mạch thiết kế sẽ được đánh giá dựa trên các phương pháp sau: - DC Operating Point: Phương pháp này được sử dụng để xác định vùng làm việc của các MOSFET và các giá trị như dòng Id, điện áp Vgs, Vds, Vth, Vdsat, ... - DC Analysis: Phương pháp này được sử dụng để xác định điểm làm việc tĩnh của mạch. Phân tích các đặc tuyến I-V qua biểu đồ waveform. - Transient Analysis: Phương pháp này được sử dụng để tính toán phản ứng của mạch trong một khoảng thời gian xác định. Thường để xác định các đại lượng trung bình, thời gian trễ, thời gian khởi động, công suất tiêu thụ, ... - Design Rule Checking (DRC): Phương pháp này được sử dụng để xác minh xem một thiết kế cụ thể có đáp ứng các ràng buộc do quy trình công nghệ áp dụng để sản xuất như kích thước, chiều rộng tối thiểu, khoảng cách tối thiểu, diện tích tối thiểu hay không. Kiểm tra DRC đảm bảo thiết kế đáp ứng các yêu cầu của nhà sản xuất chip và sẽ không dẫn đến lỗi chip. - Layout Versus Schematic (LVS): Phương pháp này được sử dụng để kiểm tra so sánh các thiết bị, đường dây tín hiệu bên Layout có khớp với sơ đồ nguyên lý do bên Circuit cung cấp hay không. 1.6 Kết luận chương 4 Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET CHƯƠNG 2: CƠ SỞ LÝ THUYẾT 2.1 Giới thiệu chương 2.2 Lý thuyết cơ bản về bán dẫn và CMOS 2.2.1 Các khái niệm cơ bản của bán dẫn 2.2.1.1 Pha tạp bán dẫn Pha tạp là quá trình thêm một lượng tạp chất rất nhỏ và được kiểm soát tốt vào một chất bán dẫn. Pha tạp cho phép kiểm soát điện trở suất và các đặc tính khác trên một loạt các giá trị. Silic ở trạng thái mạng tinh thể không dẫn điện hoặc dẫn điện yếu do ít các hạt tải điện tự do. Đối với silic, các tạp chất pha tạp sẽ thuộc nhóm III và V của bảng hệ thống tuần hoàn các nguyên tố hóa học. Bằng cách pha tạp các nguyên tố nhóm V vào tinh thể silicon như photpho, các điện tử lớp ngoài cùng (electron hóa trị) sẽ liên kết cộng hóa trị, tạo nên 4 liên kết bền vững và 1 liên kết yếu, liên kết yếu này chịu sự tác động sẽ dễ dàng bứt ra khỏi các liên kết, hình thành nên các electron tự do, và vị trí mà mất electron được gọi là các lỗ trống. Và hình thành nên chất bán dẫn loại N, trong chất bán dẫn loại N, electron là các hạt mang điện đa số. Bằng cách pha tạp các nguyên tố nhóm III vào tinh thể silicon như Bo, các điện tử lớp ngoài cùng (electron hóa trị) sẽ liên kết cộng hóa trị, tạo nên 3 liên kết bền vững và 1 liên kết yếu (do thiếu 1 electron), liên kết yếu này chịu sự tác động sẽ dễ dàng bứt ra khỏi các liên kết. Và hình thành nên chất bán dẫn loại P, trong chất bán dẫn loại P, electron là các hạt mang điện thiểu số. 2.2.1.2 Độ linh động hạt tải điện Độ linh động của hạt tải điện đặc trưng cho việc hạt tải điện có thể di chuyển nhanh như thế nào trong kim loại hoặc chất bán dẫn khi bị kéo bởi điện trường. Độ linh động của hạt tải điện nói chung là cả độ linh động của electron và lỗ trống. Độ linh động của electron lớn hơn độ linh động của lỗ trống Độ linh động của sóng mang được xác định bằng phương trình: v d=μE Trong đó: E là độ lớn của điện trường tác dụng lên vật liệu. v dlà độ lớn vận tốc trôi của electron. μ là độ linh động của electron. 5 Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET Thông thường, vận tốc trôi của điện tử trong vật liệu tỷ lệ thuận với điện trường, có nghĩa là độ linh động của điện tử là một hằng số (không phụ thuộc vào điện trường). Tuy nhiên sẽ không đúng khi điện trường rất lớn, độ linh động phụ thuộc vào điện trường. Các giá trị linh động thường được trình bày dưới dạng bảng hoặc biểu đồ. Tính chuyển động cũng khác nhau đối với các điện tử và lỗ trống trong mỗi vật liệu. 2.2.1.3 Dòng điện trong bán dẫn Dòng điện tích qua vật liệu bán dẫn có hai dạng là trôi và khuếch tán. Dòng điện thực chạy qua vật liệu bán dẫn có hai thành phần là dòng điện trôi và dòng điện khuếch tán. Dòng điện trôi: được định nghĩa là dòng điện chạy qua do chuyển động của các hạt tải điện dưới tác dụng của điện trường ngoài. Dòng khuếch tán: các hạt mang điện tích có xu hướng di chuyển từ vùng có nồng độ cao hơn đến vùng có nồng độ thấp hơn của các hạt mang điện tích cùng loại. 2.2.1.4 Tiếp giáp P-N Hình 2.1 Dòng trôi và dòng khuếch tán Khi đặt hai loại bán dẫn loại P và bán dẫn loại N tiếp xúc với nhau, sẽ hình thành nên tiếp giáp PN tại mặt giao nhau. 6 Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET Không phân cực: Hình 2.2 Tiếp giáp P-N - Trong tiếp giáp PN, không có điện áp đặt bên ngoài, một điều kiện cân bằng đạt được trong đó hiệu điện thế được hình thành trên đường giao nhau. - Các điện tử từ vùng N gần mặt phân cách PN có xu hướng khuếch tán vào vùng P để lại các nguyên tử mất các electron tạo nên ion mang điện tích dương gần lớp tiếp giáp trong vùng N và các nguyên tử bên vùng P nhận các electron hình thành nên các ion âm gần lớp tiếp giáp. - Tại gần đường tiếp giáp, hình thành nên vùng nghèo, nơi chỉ có ion âm và dương, thiếu các hạt mang điện tự do. 7 Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET Hình 2.3 Tiếp giáp P-N trong vùng không phân cực - Điện trường được tạo trong vùng nghèo do ion dương và âm, chống lại quá trình khuếch tán của electron. - Electron vẫn tiếp tục khuếch tán qua loại P, hiện tượng khuếch tán sẽ dừng lại khi có một dòng trôi, do lực kéo của điện trường, chống lại sự khuếch tán của electron. Tại trạng thái cân bằng, dòng khuếch tán bằng dòng trôi. Phân cực thuận: - Cấp 1 điện áp ngoài vào lớp tiếp giáp PN. Loại P được nối với cực dương và loại N được nối với cực âm của nguồn. Điện thế dương đặt vào vật liệu loại P hút các elctron về nguồn, trong khi điện thế âm đặt vào vật liệu loại N đẩy các electron. Làm cho độ rộng vùng nghèo bị suy giảm. Tạo điều kiện thuận lợi cho dòng khuếch tán chạy qua dễ dàng. Phân cực ngược: Hình 2.4 Tiếp giáp P-N phân cực thuận - Cấp 1 điện áp ngoài vào lớp tiếp giáp PN, loại P được kết nối với cực âm và loại N được kết nối với cực dương. Vì vùng loại N được kết nối với cực dương, các electron cũng sẽ bị kéo về nguồn, tách ra khỏi các nguyên tử, để lại nhiều ion dương, còn bên loại P,cực âm sẽ đẩy các eletron vào, tạo nên nhiều ion âm. Điều này làm mở rộng vùng nghèo và tăng điện trường, tăng điện thế rào cản tại đây. Khiến dòng khuếch tán đi qua khó khan. 8 Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET Hình 2.5 Tiếp giáp P-N phân cực ngược - Khi tăng điện áp ngoài lên càng lớn, làm cho độ rộng vùng nghèo tăng lên, rào thế càng lớn. Ngăn dòng khuếch tán, làm không xuất hiện dòng điện. Dòng điện trong bán dẫn ở vùng phân cực ngược: [ i D =I S e vD nV T ] −1 ≅ I S [ 0−1 ] ≅−I S Dòng điện trong bán dẫn lúc không phân cực: i D =I S [e vD nVT −1]≅ I S [ 1−1 ] ≈ 0 Dòng trong bán dẫn lúc phân cực thuận: [ i D =I S e vD nV T ] −1 ≅ I S . e Trong đó: I Slà dòng điện bão hòa ngược. 9 vD nVT