Tài liệu Thiết kế bộ thu dữ liệu với 7.2 gbps trên công nghệ 18nm finfet

ĈҤI HӐC QUӔC GIA TP. HCM 75ѬӠ1*ĈҤI HӐC BÁCH KHOA ---------------o0o--------------- HÀ NAM ANH THIӂT Kӂ BӜ THU DӲ LIӊU VӞI 7.2 GBPS TRÊN CÔNG NGHӊ 18nm FinFET A 7.2 GBPS RECEIVER DESIGN IN PHY SIMULATED WITH ALL PVTS IN 18nm FinFET Chuyên ngành: Kӻ thuұWÿLӋn tӱ Mã sӕ: 8520203 LUҰ19Ă17+Ҥ&6Ƭ TP. HӖ CHÍ MINH, tháng 01 QăP 2022 LuұQYăQWӕt nghiӋp ThҥF6ƭ GVHD: PGS.TS Hoàng Trang &Ð1*75Î1+ĈѬӦC HOÀN THÀNH TҤI: 75ѬӠ1*ĈҤI HӐC BÁCH KHOA ±Ĉ+4*-HCM Cán bӝ Kѭӟng dүn khoa hӑc : PGS.TS. Hoàng Trang Cán bӝ chҩm nhұn xét 1 : TS. HuǤnh Phú MiQK&ѭӡng Cán bӝ chҩm nhұn xét 2 : TS. NguyӉQ/ê7KLrQ7Uѭӡng LuұQYăQWKҥFVƭÿѭӧc bҧo vӋ tҥi Trѭӡng Ĉҥi hӑc Bách Khoa, ĈHQG Tp. HCM QJj\WKiQJQăP 2022 Thành phҫn Hӝi ÿӗng ÿinh giá luұn văn thҥc sƭ gӗm: 1. Chӫ tӏch: TS. Trҫn Hoàng Linh 2. 7KѭNê: TS. NguyӉQ/ê7KLrQ7Uѭӡng 3. Phҧn biӋn 1: TS. NguyӉQ0LQK6ѫQ 4. Phҧn biӋn 2: TS. HuǤQK3K~0LQK&ѭӡng 5. Ӫy viên: TS. Bùi Trӑng Tú Xác nhұn cӫa Chӫ tӏch Hӝi ÿӗng ÿiQh giá LV và 7Uѭӣng Khoa quҧn lý chuyên ngành sau khi luұn văn ÿã ÿѭӧc sӱa chӳa (nӃu có). CHӪ TӎCH HӜ,ĈӖNG 75ѬӢNG KHOA Ĉ,ӊ1Ĉ,ӊN TӰ PGS.TS. Hoàng Trang i LuұQYăQWӕt nghiӋp ThҥF6ƭ ĈҤI HӐC QUӔC GIA TP.HCM 75ѬӠ1*ĈҤI HӐC BÁCH KHOA GVHD: PGS.TS Hoàng Trang CӜNG HÒA Xà HӜI CHӪ 1*+Ƭ$9,ӊT NAM Ĉӝc lұp - Tӵ do - Hҥnh phúc NHIӊM VӨ LUҰ19Ă17+ҤC 6Ƭ Hӑ tên hӑc viên: Hà Nam Anh .............................................. MSHV: 1970424 ............. 1Jj\WKiQJQăPVLQK 09/09/1997 .......................................... 1ѫLVLQK9NJQJ7jX......... Chuyên ngành: Kӻ thuұWÿLӋn tӱ ............................................ Mã sӕ : 8520203 ............. I. 7Ç1Ĉӄ TÀI: THIӂT Kӂ BӜ THU DӲ LIӊU VӞI 7.2 GBPS TRÊN CÔNG NGHӊ 18nm FinFET (A 7.2 GBPS RECEIVER DESIGN IN PHY SIMULATED WITH ALL PVTS IN 18nm FinFET) ............................................................................. II. NHIӊM VӨ VÀ NӜI DUNG: Thӵc hiӋn thiӃt kӃ bӝ thu vӟi tӕFÿӝ 7.2 Gbps trên 18nm FinFET PDK và mô phӓng trên Cadence tools ................................................... ............................................................................................................................................. III. NGÀY GIAO NHIӊM VӨ : 22/02/2021 .................................................................. IV. NGÀY HOÀN THÀNH NHIӊM VӨ: 05/12/2021 .................................................. V. CÁN BӜ +ѬӞNG DҮN: PGS.TS. Hoàng Trang ........................................................ ............................................................................................................................................. Tp. HCM, ngày . 15 . tháng .QăP... CÁN BӜ +ѬӞNG DҮN CHӪ NHIӊM BӜ 0Ð1Ĉ¬27ҤO PGS.TS. Hoàng Trang 75ѬӢNG KHOA Ĉ,ӊN - Ĉ,ӊN TӰ ii LuұQYăQWӕt nghiӋp ThҥF6ƭ GVHD: PGS.TS Hoàng Trang LӠI CҦ0Ѫ1 LӡLÿҫu tiên em gӱi lӡi cҧPѫQÿӃn thҫy PGS.TS +RjQJ7UDQJÿmWұn tình giúp ÿӥ Kѭӟng dүQ ÿӇ em hoàn thiӋQ ÿӅ WjL Qj\ (P FNJQJ [LQ FҧP ѫQ F{QJ W\ WKLӃt kӃ vi mҥch SAVARTI ÿmJL~Sÿӥ, hӛ trӧ em vӅ FѫVӣ vұt chҩt và sӱ dөng tools tӕWKѫQ Trong quá trình thӵc hiӋn luұQYăQWӕt nghiӋp, nhұn thҩ\PuQKÿmFӕ gҳng hӃt sӭFQKѭQg vì kiӃn thӭc vүn còn hҥn hҽp nên vүn còn nhiӅu thiӃu sót, mong thҫy (cô) góp êÿӇ ÿӅ WjLÿѭӧc tӕWKѫQ ĈӅ WjLÿѭӧc thӵc hiӋn và mô phӓQJGѭӟi sӵ Kѭӟng dүn cӫa các thҫy cô bӝ môn ÿLӋn tӱ WUѭӡQJĈҥi hӑF%iFK.KRDYjF{QJW\6$9$57,ÿѭӧc viӃt bӣi chính tay em_ Hà Nam Anh_Hӑc viên sau ÿҥi hӑc ÿҥi hӑc Bách Khoa và không sao chép tӯ các bài viӃt cá nhân hay tә chӭc nào khác. Mӝt lҫn nӳa, em xin chân thành cҧPѫQ First of all, I would like to thank Assoc.Prof.Dr Hoang Trang who have wholeheartedly guided me to complete this thesis. I would also like to thank the SAVARTI IC design company for helping and supporting me in terms of facilities. In the process of completing my graduation thesis, I realized that I have tried my best. Due to my limited knowledge, there are still many shortcomings. Therefore, your suggestions will make my thesis better. The thesis was simulated under the guidance of the teachers of electronics at the University of Technology and the SAVARTI company. Beside that, the report has been written by me and has not received any previous academic credit at this or any other institution. Sincerely! Tp. H͛ Chí Minh, ngày 15 tháng 1 QăP2022 Hӑc viên Hà Nam Anh iii LuұQYăQWӕt nghiӋp ThҥF6ƭ GVHD: PGS.TS Hoàng Trang TÓM TҲT LUҰ19Ă17+Ҥ&6Ƭ Trong nhӳQJQJj\ÿҫu cӫa công nghӋ sҧn xuҩWFKLSÿLӋn tӱ, do hҥn chӃ vӅ các thiӃt bӏ bán dүn, thiӃt kӃ mҥch CMOS trong nhiӅu ӭng dөng có thӇ là mӝt thách thӭc. TӕFÿӝ cao, ÿLӋQQăQJWKҩp và tích hӧp nhiӅXKѫn trên thiӃt kӃ chip là nhӳng yӃu tӕ ѭXWLrQKjQJÿҫu cӫa thӱ thách này. NhiӅu giҧLSKiSÿmÿѭӧFÿѭDUDÿӇ có thӇ ÿiSӭQJÿѭӧc nhu cҫu cӫa các yӃu tӕ trên và mӝt trong sӕ ÿyOjYLӋc thu nhӓ NtFKWKѭӟc Transistors. ThұWNK{QJPD\GzQJÿLӋn rò rӍ trong các thiӃt bӏ CMOS sӁ WăQJOrQWURQJNKLNtFKWKѭӟc Transistors thu nhӓ lҥi làm cho các CMOS vүn tiêu thө ÿLӋQQăQJWURQJ chӃ ÿӝ tҳt ngay cҧ vӟLFiFQ~WTX\WUuQKGѭӟLQPĈӇ giҧi quyӃWQKѭӧFÿLӇm này, các kӻ Vѭ ÿmQJKLrQFӭu ra thӃ hӋ công nghӋ CMOS mӟi vӟi hiӋu suҩWYѭӧt trӝi [1] - Transistor hiӋu ӭQJWUѭӡng Fin (FinFET). Không giӕQJQKѭFҩu trúc phҷng cӫD026)(7)LQ)(7FzQÿѭӧc gӑi là Transistors 026ÿDFәng, mӣ rӝng theo chiӅu thӭ ba. Cҩu trúc mӟi ÿѭӧc bao bӑc xung quanh bӣi các lӟp ÿLӋn môi, hҥn chӃ hiӋu ӭng kênh dүn và dòng rò rӍ thҩSKѫQ %rQFҥQK ÿyQJX\rQOêKRҥt ÿӝng cӫa FinFET rҩt giӕng vӟL026)(7WK{QJWKѭӡng. Vì vұy, công nghӋ Fin-)(7ÿѭӧc coi là giҧi pháp tӕt nhҩWÿӇ tӕLѭXKyDVӵ rò rӍ ӣ các Transistors kênh ngҳQYjÿDQJGҫn thay thӃ các thiӃt bӏ &026Gѭӟi 22nm [2]. Vӟi nhiӅXѭXÿLӇPQKѭÿmÿӅ cұp ӣ trên, các ӭng dөng cӫa công nghӋ FinFET ngày càng trӣ nên phә biӃQYjÿѭӧc tích hӧp nhiӅXKѫQWURQJQKLӅu thiӃt kӃ tӕFÿӝ cao và công suҩt thҩp bao gӗm các liên kӃWÿҫXYjRÿҫu ra tӕFÿӝ cao (HSIO). HSIO hӛ trӧ cho nhiӅu ӭng dөng vӟi tӕFÿӝ dӳ liӋu cao hàng *ESVQKѭÿLӋn thoҥi thông minh, thiӃt bӏ ÿѭӧc kӃt nӕi di ÿӝng và các thiӃt bӏ ÿҫu cuӕi khác trên Internet of Things (IoT). MһFGÿmÿѭӧc thiӃt kӃ tӯ OkXQKѭQJQyYүn còn rҩt nhiӅu thách thӭc. Mӝt trong nhӳng thách thӭc lӟn trong HSIO là lӟp vұt lý (PHY) - trung tâm cӫa bҩt kǤ giҧi pháp kӃt nӕi nào [3-4]. ThiӃt kӃ PHY có thӇ loҥi bӓ các nhiӉu ÿLӇn hình và giҧm các hiӋQWѭӧQJNK{QJOêWѭӣQJNKiFWKѭӡng gһp trên kӃt nӕi liên kӃt giӳa máy phát và máy thu. MIPI D-PHY là mӝt ví dө ÿLӇn hình cӫD 3+< ÿѭӧc phát hành bӣi MIPI ÿӇ hӛ trӧ Camera Serial Interface (CSI-2) và Display Serial Interface (DSI) vӟi kênh dүn ngҳn ÿӃn kênh dүn dài [5-9]. Do suy hao thҩp ӣ tҫn sӕ thҩp [10], MIPI D-PHY phiên bҧn 1.0 và phiên bҧn 1.1 chӍ hӛ trӧ tӕFÿӝ dӳ liӋXOrQÿӃQ*ESVOjQYj*ESVOjQWѭѫQJӭng. KӇ tӯ phiên bҧQÿӇ WăQJWӕFÿӝ thiӃt kӃ FKLSÿһFÿLӇm kӻ thuұt MIPI D-PHY hӛ trӧ tӕFÿӝ dӳ liӋu lên ÿӃn 4,5 Gbps / làn vӟi sӵ trӧ giúp cӫa các kӻ thuұt thiӃt kӃ cân bҵng và hiӋu chӍQKÿӝ lӋFKÿӇ Eÿҳp cho sӵ mҩt mát và ÿӝ lӋch trên kênh dүn'Rÿysuy hao là mӝt vҩQÿӅ ÿiQJNӇ làm iv LuұQYăQWӕt nghiӋp ThҥF6ƭ GVHD: PGS.TS Hoàng Trang giҧm chҩWOѭӧng tín hiӋu bӏ gây ra bӣi Skin effects, Attenuation, Dispersion and Reflections trên dây dүn PCB [11-12] và thiӃt kӃ khôi phөc dӳ liӋu là cҫn thiӃWÿӇ bù lҥi sӵ mҩt mát này. Có nhiӅu cách tiӃp cұQÿӇ khôi phөc dӳ liӋu. Mӝt trong sӕ ÿyOjVӱ dөng Continuous Time Linear Equalization (CTLE) cung cҩSÿӝ lӧi ӣ tҫn sӕ 1\TXLVWÿӇ chӕng lҥi sӵ suy hao và biӃn dҥng kênh dүn [13]. NKѭQJEăQJWK{QJYjÿӝ lӧi cӫD&7/(WK{QJWKѭӡQJOjNK{QJÿӫ, ÿһc biӋt là ӣ corner SS (chұm - chұm) [14-16]. Lý do chính cho vҩQÿӅ này là viӋc sӱ dөng kiӃn WU~F WK{QJ WKѭӡng vӟL NtFK WKѭӟc CMOS lӟQ ÿLӋQ iS QJѭӥng cao và nguӗn cung cҩp ÿLӋn áp cao (VDDIO ³9´ӣ TypicalĈӇ khҳc phөc vҩQÿӅ này, LuұQ9ăQ ÿmÿӅ xuҩt mӝt kiӃn trúc mӟi vӟi NtFKWKѭӟc CMOS nhӓÿLӋQiSQJѭӥng thҩp và nguӗn cung cҩSÿLӋn áp thҩS9''/ ³9´ӣ Typical). 1JRjLUDÿӇ ÿҥWÿѭӧc tӕFÿӝ FDRKѫQ trên 7.2 Gbps/làn FNJQJQKѭPDng lҥi hiӋu quҧ cao nhҩt trong thiӃt kӃ, LuұQ 9ăQÿӅ xuҩt sӱ dөng bӝ thu dӵa trên bӝ chuyӇQÿәL WѭѫQJWӵ sang kӻ thuұt sӕ (ADC-based Receiver) - cho phép xӱ lý tín hiӋu kӻ thuұt sӕ phӭc tҥp, linh hoҥWKѫQYӟi bӝ xӱ Oê'63ÿӇ cân bҵng tín hiӋu và có thӇ dӉ dàng hӛ trӧ FiFVѫÿӗ ÿLӅu chӃ nâng cao [17]. LuұQ 9ăQ ÿѭӧc xây dӵng và tә chӭF QKѭ VDX Phҫn giӟi thiӋX ÿѭӧc trình bày trong phҫn I, các nguyên lý thiӃt kӃ 5HFHLYHU Yj $'& ÿѭӧc trình bày trong phҫn II Yj ,,, WѭѫQJ ӭQJ7KHRÿyOj kӃt quҧ mô phӓng Receiver và ADC ÿѭӧc trình bày lҫQOѭӧt trong phҫn IV và V, cuӕi cùng, phҫn kӃt luұn ÿѭӧc trình bày trong trong phҫn VI. v LuұQYăQWӕt nghiӋp ThҥF6ƭ GVHD: PGS.TS Hoàng Trang ABSTRACT In the early days, due to the restriction on the semi-conductor devices, the CMOS circuit design in many applications could be a challenge. High-speed, low power, and more integrated on-chip design are the top priority factors of this challenge. Many solutions have been proposed to be able to meet the demands of these factors and one of them is scaling down the transistor size. Unfortunately, the leakage current in the CMOS devices will increase while the transistor size is scaling down and the CMOS still, therefore, consumes power in the shutmode operation even with process nodes below 5nm. To solve this drawback, a new generation of CMOS technology with superior performance [1] - Fin Field Effect Transistor (FinFET), has been researched. Unlike the planar structure of MOSFET, FinFET, also known as multi-gate MOS transistors, extends in a third dimension. The wrapped-around gate structure provides a less channel-length modulation and lowers subthreshold leakage. Besides, the working principle of a FinFET is very similar to a conventional MOSFET. Thus, Fin-FET technology is considered to be the best solution to optimize the leakage in short channel transistors and is gradually replacing the CMOS devices below 22nm [2]. With many advantages as mentioned above, the appli-cations of FinFET technology are becoming widespread and more integrated with much high-speed and low power design including the high-speed input/output (HSIO) links. The HSIO supports many applications with multiple Gbps data rates such as smartphones, mobile-connected devices, and other endpoints on the Internet of Things (IoT). Although it has been designed for a long time, it still has a lot of challenges. One of the major challenges in HSIO is the physical layer (PHY) - the heart of any interconnection solution [3-4]. The PHY design could cancel typical noise impairments and reduce other non-idealities usually encountered on a transmitter-to-receiver interconnect. The MIPI D-PHY is a typical example of PHY released by the mobile industry processor interface (MIPI), to support the Camera Serial Interface (CSI-2) and Display Serial Interface (DSI) protocols with the short channel, the standard channel and the long channel [6-9]. Due to low attenuation at low frequency [10], the MIPI D-PHY specification in version 1.0 and version 1.1 only supports data rates up to 1 Gbps/lane and 1.5 Gbps/lane, respectively. Since version 1.2, to speed up the chip design, the MIPI D-PHY specification supports data rates up to 4.5 Gbps/lane with the help of the design techniques of equalization and skew calibration to compensate for channel insertion loss and skew among channels. Thus, the loss of channel is a significant issue reducing signal quality caused by skin effects, attenuation, dispersion, and reflections on PCB traces [11-12] and the data recovery design is necessary to compensate for the channel loss. There are many approaches to data recovery. One of them is using the Continuous Time Linear Equalization (CTLE) provided the peaking gain at Nyquist frequency to counter the channel loss and distortion [13]. But the bandwidth and the gain of the conventional CTLE are not enough, especially at SS (slow - slow) corner [14]. The main reason for this problem would be the use of the conventional architecture with a large CMOS size, high threshold voltage, and high voltage VXSSO\9'',2 ³9´DWWKHW\SLFDOFRUQHU7RRYHUFome this problem, this paper proposed a novel architecture with folded cascode CTLE based on the core devices vi LuұQYăQWӕt nghiӋp ThҥF6ƭ GVHD: PGS.TS Hoàng Trang where the devices have a small CMOS size, low threshold voltage, and low voltage supply 9''/ ³9´DWWKHW\SLFDOFRUQHUWRDFKLHYHKLJK-speed. In addition, in order to achieve above 7.2 Gbps/lane as well as bring the highest efficiency in design, the Thesis proposed to use a receiver based on an analog to digital converter (ADC based Receiver) - enables complex digital signal processing and more flexible with DSP processors for signal equalization, and can easily support advanced modulation schemes [17]. The rest of the paper is organized as follows. The introduction is shown in section I, the design principles of Receiver and ADC are shown in section II and III, respectively. Accordingly, the simulation results of Receiver and ADC are shown in sections IV and V, respectively. Finally, the conclusion is shown in section VI. vii LuұQYăQWӕt nghiӋp ThҥF6ƭ GVHD: PGS.TS Hoàng Trang LӠI &$0Ĉ2$1 ĈӅ WjLÿѭӧc thӵc hiӋn và ÿѭӧc viӃt bӣi chính tay em_ Hà Nam Anh_Hӑc viên sau ÿҥi hӑc ÿҥi hӑc Bách Khoa và không sao chép tӯ các bài viӃt cá nhân hay tә chӭc nào khác. ĈӅ WjLÿѭӧc thӵc hiӋn và mô phӓQJGѭӟi sӵ Kѭӟng dүn cӫa các thҫy cô bӝ môn ÿLӋn tӱ WUѭӡQJĈҥi hӑc Bách Khoa và công ty SAVARTI. Các tài liӋu tham khҧRÿmÿѭӧc trích dүQU}UjQJWKHRTX\ÿӏnh cӫa bӝ P{QĈLӋn ĈLӋn tӱ. Mӝt lҫn nӳa, em xin chân thành cҧPѫQ The thesis has been written by me and has not received any previous academic credit at this or any other institution. The thesis was simulated under the guidance of the teachers of electronics at the University of Technology and the SAVARTI company. The references have been clearly cited in accordance with the regulations of the Department of Electronics Technology. Sincerely! Tp. H͛ Chí Minh, ngày 15 WKiQJQăP2022 Hӑc viên Hà Nam Anh viii LuұQYăQWӕt nghiӋp ThҥF6ƭ GVHD: PGS.TS Hoàng Trang MӨC LӨC I. GIӞI THIӊU ....................................................................................................................... 1 1.Tәng quan vӅ CMOS .................................................................................................... 1 1.1 Lӏch sӱ phát triӇn CMOS ....................................................................................... 1 1.2 Nguyên lý hoҥWÿӝng FѫEҧn cӫa MOSFET ........................................................... 3 1.3 Quy trình sҧn xuҩWFѫEҧn cӫa MOSFET ............................................................... 5 2. Tӯ &026ÿӃn FinFET ................................................................................................ 8 3. Tәng quan vӅ PHY ...................................................................................................... 9 3.1 6ѫOѭӧc vӅ PHY ..................................................................................................... 9 3.2 Tәng quan vӅ Receiver ........................................................................................ 10 3.3 Tәng quan vӅ ADC-based Receiver .................................................................... 11 3.4 Nguyên lý vӅ Receiver ......................................................................................... 12 3.5 Mӝt sӕ thông sӕ khác cӫa Recceiver ................................................................... 13 3.5.1 Pseudorandom binary sequence ................................................................. 13 3.5.2 Các thông sӕ cӫa CTLE ............................................................................. 13 3.5.3 Các thông sӕ EYE Diagram ....................................................................... 14 3.6 Tәng quan vӅ ADC .............................................................................................. 15 3.6.1 Giӟi thiӋu vӅ ADC ..................................................................................... 15 3.6.2 Phân loҥi ADC ........................................................................................... 16 3.6.3 Các thông sӕ ADC...................................................................................... 18 II. NGUYÊN LÝ THIӂT Kӂ RECEIVER ............................................................................ 23 1. Input signal .................................................................................................................... 24 2. Termination block (HSRX_Term) ................................................................................ 25 3. Protect block (HSRX_diffbuff) ..................................................................................... 26 4. Continuous time linear equalization block (HSRX_CTLE) ......................................... 27 5. Gain buffer block (HSRX_singbuff) ............................................................................. 30 ix LuұQYăQWӕt nghiӋp ThҥF6ƭ GVHD: PGS.TS Hoàng Trang 6. Cross-coupled block (HSRX_crosscoupled) ................................................................. 31 III. NGUYÊN LÝ THIӂT Kӂ ADC ....................................................................................... 32 1. Nguyên tҳc hoҥWÿӝng .................................................................................................... 33 2. Sample and hold ............................................................................................................ 34 3. Comparator .................................................................................................................... 36 4. SAR Logic ..................................................................................................................... 43 5. Capacitive DAC ............................................................................................................ 45 6. Switch ............................................................................................................................ 52 IV. THIӂT Kӂ VÀ MÔ PHӒNG RECEIVER ....................................................................... 54 1. Kӏch bҧn mô phӓng ....................................................................................................... 54 2. Input signal .................................................................................................................... 54 3. Protect block (HSRX_diffbuff) ..................................................................................... 56 4. Continuous time linear equalization block (HSRX_CTLE) ......................................... 57 5. Gain buffer block (HSRX_singbuff) ............................................................................. 58 6. HSRX_Receiver ............................................................................................................ 59 7. So sánh kӃt quҧ vӟi MIPI spec ...................................................................................... 61 V. THIӂT Kӂ VÀ MÔ PHӒNG SAR_ADC ......................................................................... 63 1. Comparator .................................................................................................................... 63 2. Output signal ................................................................................................................. 64 3. FFT plot of the output ................................................................................................... 67 4. Signal to noise vs Signal to noise and distortion ratio (SNR vs SNDR) ....................... 67 5. Spurious free dynamic range (SFDR) ........................................................................... 67 6. Effective number of bits (ENOB) ................................................................................. 68 7. Differential nonlinearity (DNL) .................................................................................... 68 8. Integral Nonlinearity (INL) ........................................................................................... 68 9. Công suҩt tiêu tán .......................................................................................................... 69 10. So sánh kӃt quҧ vӟi mӝt sӕ bài báo khác..................................................................... 70 x LuұQYăQWӕt nghiӋp ThҥF6ƭ GVHD: PGS.TS Hoàng Trang VI. KӂT LUҰN 9¬+ѬӞNG PHÁT TRIӆN ........................................................................ 71 DANH MӨC CÁC CÔNG TRÌNH KHOA HӐC .................................................................... 72 TÀI LIӊU THAM KHҦO ........................................................................................................ 73 LÝ LӎCH TRÍCH NGANG ...................................................................................................... 76 xi LuұQYăQWӕt nghiӋp ThҥF6ƭ GVHD: PGS.TS Hoàng Trang DANH SÁCH HÌNH Hình 1.1 Mô hình 3D cӫa MOSFET .......................................................................................... 2 Hình 1.2 Mô hình mһt cҳt qua mӝt cәng NOT ........................................................................... 2 +uQKĈӗ thӏ thӇ hiӋn các phân vùng hoҥWÿӝng cӫa NMOS ................................................. 3 Hình 1.4 Mô hình hoҥWÿӝng chӃ ÿӝ Cutoff cӫa NMOS ............................................................ 3 Hình 1.5 Mô hình hoҥWÿӝng chӃ ÿӝ Triode/linear cӫa NMOS .................................................. 4 Hình 1.6 Mô hình hoҥWÿӝng chӃ ÿӝ Saturation cӫa NMOS....................................................... 4 Hình 1.7 Hình minh hӑa mӝt Wafer thӵc tӃ ............................................................................... 5 Hình 1.8 Hình minh hӑa quá trình quang khҳc........................................................................... 6 Hình 1.9 Hình minh hӑa lӟp Silicon dioxide.............................................................................. 6 Hình 1.10 Hình minh hӑa quá trình cҩy ion ............................................................................... 7 Hình 1.11 Mô hình 3D cӫa FinFET............................................................................................ 8 Hình 1.12 Mô hình cӫa mӝt PHY ............................................................................................... 9 Hình 1.13 Mô hình mô phӓng trҥng thái HS và LP .................................................................. 10 Hình 1.14 Mô hình chuyӇn trҥng thái giӳa HS và LP .............................................................. 10 Hình 1.15 Conventional Receiver (a) và ADC-based Receiver (b) ......................................... 11 Hình 1.16 0{KuQKÿѭӡng dây truyӅn sóng .............................................................................. 12 Hình 1.17 0{KuQKEVX\KDROêWѭӣng ................................................................................... 12 Hình 1.18 Mô hình bù suy hao thӵc tӃ ..................................................................................... 13 Hình 1.19 0{KuQK&7/(OêWѭӣng .......................................................................................... 14 Hình 1.20 Mô hình EYE Diagram ............................................................................................ 14 Hình 1.21 6ѫÿӗ quá trình chuyӇQÿәi ADC ............................................................................ 15 Hình 1.22 Bӝ Flash ADC 3 bit ................................................................................................. 16 Hình 1.23 Bӝ SAR ADC 4 bit .................................................................................................. 17 Hình 1.24 Bӝ Sigma-delta ADC bұc n ..................................................................................... 17 Hình 1.25 Bӝ Pipelined ADC ................................................................................................... 18 xii LuұQYăQWӕt nghiӋp ThҥF6ƭ GVHD: PGS.TS Hoàng Trang Hình 1.26 Ĉӝ rӝng mã 1LSB .................................................................................................... 19 Hình 1.27 Offset error .............................................................................................................. 19 Hình 1.28 Gain error ................................................................................................................. 20 Hình 1.29 Ĉӝ phi tuyӃn tích phân INL ..................................................................................... 20 Hình 1.30 Ĉӝ phi tuyӃn vi phân DNL ...................................................................................... 21 Hình 1.31 SFDR ....................................................................................................................... 22 Hình 2.1 Block diagram cho Receiver ..................................................................................... 23 Hình 2.2 Mô hình suy hDRWUrQÿѭӡng dây truyӅn sóng ........................................................... 24 Hình 2.3 Mô hình ESD chӕQJWƭQKÿLӋn ................................................................................... 25 Hình 2.4 Mô hình chuyӇn trҥng thái giӳa HS sang LP thӵc tӃ................................................. 26 Hình 2.5 Mô hình mҥch opamp tӕFÿӝ cao............................................................................... 27 Hình 2.6 Mô hình bӝ Eÿӝ lӧi cӫa Hanumolu ......................................................................... 27 Hình 2.7 Mô hình bӝ Eÿӝ lӧi cӫa Gondi................................................................................ 28 Hình 2.8 Mô hình bӝ Eÿӝ lӧLÿӅ xuҩt .................................................................................... 29 Hình 20{KuQKÿLӋn áp chung theo lý thuyӃt ....................................................................... 30 Hình 2.10 Mô hình mҥFKWăQJÿӝ lӧi theo cҩu trúc single-ended............................................. 30 Hình 2.11 Mô hình mҥch cân bҵng tín hiӋu ............................................................................. 31 Hình 3.1 SAR ADC single ended block diagram ..................................................................... 32 Hình 3.2 Dҥng sóng khi qua bӝ Sample and hold .................................................................... 34 Hình 3.3 6ѫÿӗ khӕi cӫa mҥch Sample and hold ...................................................................... 34 Hình 3.4 6ѫÿӗ S/H vi sai ......................................................................................................... 35 Hình 3.5 6ѫÿӗ Bootstrap ......................................................................................................... 35 Hình 3.6 Timing clock frequentcy............................................................................................ 36 Hình 3.7 6ѫÿӗ khӕi bӝ so sánh ................................................................................................ 36 Hình 3.8 Ĉѭӡng chuyӇQÿәLOêWѭӣng cӫa bӝ so sánh .............................................................. 37 Hình 3.9 Ĉѭӡng chuyӇQÿәi thӵc tӃ cӫa bӝ so sánh ................................................................. 37 Hình 3.10 Ĉѭӡng chuyӇQÿәi thӵc tӃ cӫa bӝ so sánh vӟi Vos ................................................. 38 xiii LuұQYăQWӕt nghiӋp ThҥF6ƭ GVHD: PGS.TS Hoàng Trang Hình 3.11 NhiӉu trên bӝ so sánh .............................................................................................. 38 Hình 3.12 6ѫÿӗ mҥch cӫa khӕi so sánh kiӇXÿӝng lұt ............................................................. 39 Hình 3.13 Cҩu trúc dynamic latch comparator ......................................................................... 39 Hình 3.14 Cҩu trúc cӫa 1 tҫng preamplifier ............................................................................. 40 Hình 3.15 Cách mҳc cross-gate ................................................................................................ 40 Hình 3.16 Tҫng chӕt tái sinh sӱ dөng Lewis-Gray comparator ............................................... 41 Hình 3.17 NAND Latch ........................................................................................................... 42 Hình 3.18 Bҧng chân trӏ DFF ................................................................................................... 43 Hình 3.19 6ѫÿӗ bӝ SAR Logic 10 bit kiӇu 1 ........................................................................... 43 Hình 3.20 6ѫÿӗ bӝ SAR Logic 10 bit kiӇu 2 ........................................................................... 44 Hình 3.21 6ѫÿӗ SAR Logic 3 bit ............................................................................................ 44 Hình 3.22 Bӝ '$&ÿLӋn dung 16 bit ........................................................................................ 46 Hình 3.23 CDAC during........................................................................................................... 47 Hình 3.24 CDAC during MSB decision ................................................................................... 47 Hình 3.25 CDAC during MSB-1 decision ............................................................................... 48 Hình 3.26 CDAC during MSB_2 decision ............................................................................... 48 Hình 3.27 CDAC fully during .................................................................................................. 49 Hình 3.28 CDAC fully during MSB decision .......................................................................... 49 Hình 3.29 CDAC fully during MSB-1 decision ....................................................................... 50 Hình 3.30 CDAC fully during MSB-2 decision ....................................................................... 51 Hình 3.31 6ѫÿӗ tәng quát cӫa CDAC fully 3 bits ................................................................... 52 Hình 3.32 KӃt quҧ dӵ kiӃn cӫa CDAC fully differential.......................................................... 52 Hình 3.33 Transmission gate switch ........................................................................................ 53 Hình 40{KuQKÿѭӡng dây truyӅn sóng trong Cadence ....................................................... 55 Hình 40{KuQK$&ÿѭӡng dây truyӅn sóng trong Cadence ................................................. 55 Hình 4.3 Mô hình mҥch opamp tӕFÿӝ cao trong Cadence ...................................................... 56 Hình 4.4 KӃt quҧ mô phӓng mҥch opamp tӕFÿӝ cao............................................................... 56 xiv LuұQYăQWӕt nghiӋp ThҥF6ƭ GVHD: PGS.TS Hoàng Trang Hình 4.5 Mô hình mҥch HSRX_CTLE trong Cadence ............................................................ 57 Hình 4.6 Hình quét EQ_level cӫa HSRX_CTLE trong Cadence ............................................. 58 Hình 4.7 Mô hình mҥch HSRX_singbuff trong Cadence ......................................................... 58 Hình 4.8 KӃt quҧ mô phӓng mҥch HSRX_singbuff ................................................................. 59 Hình 4.9 Mô hình mҥch HSRX_Receiver trong Cadence ........................................................ 60 Hình 4.10 Input EYE Diagram ................................................................................................. 60 Hình 4.11 Output Eye Diagram sau CTLE............................................................................... 61 Hình 4.12 Output Eye Diagram tҥi ngõ ra ................................................................................ 61 Hình 5.1 KӃt quҧ mô phӓng preamplifier ................................................................................. 63 Hình 5.2 KӃt quҧ mô phӓng preamplifier mҳc cascade............................................................ 63 Hình 5.3 Mô phӓng tran vӟLELrQÿӝ 100uV, 32Mhz ............................................................... 64 Hình 5.4 Output signal with high frequency AC Signal........................................................... 65 Hình 5.5 Output signal with high frequency AC Signal........................................................... 65 Hình 5.6 Output signal with Ramp Signal................................................................................ 66 Hình 5.7 Output signal with Ramp Signal................................................................................ 66 Hình 5.8 FFT Plot vӟLÿLӇm............................................................................................. 67 Hình 5.9 DNL ........................................................................................................................... 68 Hình 5.10 INL .......................................................................................................................... 68 Hình 5.11 Giá trӏ tӭc thӡi cӫa dòng diӋn vӟi nguӗn 1.8V ........................................................ 69 Hình 5.12 Giá trӏ GzQJÿLӋn theo thӡi gian vӟi nguӗn 1.8V ..................................................... 69 Hình 5.13 Hàm tính giá trӏ WUXQJEuQKGzQJÿLӋn vӟi nguӗn 1.8V ........................................... 70 xv LuұQYăQWӕt nghiӋp ThҥF6ƭ GVHD: PGS.TS Hoàng Trang DANH SÁCH BҦNG Bҧng 1 Bҧng chú thích các thông sӕ CTLE.............................................................................. 13 Bҧng 2 So sánh mӝt sӕ loҥi ADC ............................................................................................. 18 Bҧng 3 MIPI D-PHY version 2.1 ............................................................................................. 24 Bҧng 4 ĈӅ WjLÿăQJNt6$5$'& ............................................................................................. 33 Bҧng 5 SR LATCH sӱ dөng NAND gate................................................................................. 42 Bҧng 6 Trҥng thái SAR Logic 3bit ........................................................................................... 44 Bҧng 7 Kӏch bҧn mô phӓng Receiver ....................................................................................... 54 Bҧng 8 KӃt quҧ mҥch HSRX_diffbuff ..................................................................................... 56 Bҧng 9 KӃt quҧ mҥch HSRX_CTLE ........................................................................................ 57 Bҧng 10 KӃt quҧ mҥch HSRX_singbuff .................................................................................. 59 Bҧng 11 KӃt quҧ mҥch HSRX_Receiver.................................................................................. 60 Bҧng 12 So sánh kӃt quҧ vӟi MIPI spec ................................................................................... 61 Bҧng 13 So sánh kӃt quҧ ADC vӟi mӝt sӕ bài báo khác .......................................................... 70 xvi LuұQYăQWӕt nghiӋp ThҥF6ƭ GVHD: PGS.TS Hoàng Trang I. GIӞI THIӊU Phҫn I - ³*Lӟi ThiӋX´QrXWәng thӇ, khái quát các vҩQÿӅ cӫa mӝt CMOS tӯ lӏch sӱ phát triӇn, nguyên lý hoҥW ÿӝng cho tӟi quy trình sҧn xuҩt và quá trình tӯ CMOS lên FINFET cӫa mӝt Transistorÿѭӧc trình bày ӣ mөF³´ và mөF³´. Bên cҥQKÿySKҫn I FzQÿѭDUDQKӳng khái niӋm tәng quát nhҩt vӅ cҩXWU~FFѫEҧn cӫa mӝt DPHY mà trong ÿyEDRJӗP5HFHLYHUFNJQJQKѭ$'&ÿѭӧc trình bày ӣ mөF³´ 1. Tәng quan vӅ CMOS 1.1 Lӏch sӱ phát triӇn CMOS 026)(70HWDO2[LGH6HPLFRQGXFWRU)LHOG(IIHFW7UDQVLVWRUOjFiFÿѫQYӏ mҥch tích hӧS,&ÿѭӧc sӱ dөng trong nhiӅu thiӃt bӏ WѭѫQJWӵ YjNƭWKXұt sӕ. Ngoài ra còn ӭng dөng vào các thiӃt bӏ ORJLFQѫLFiFTransistors hoҥWÿӝQJQKѭPӝt công tҳc và hiӋu suҩWOjÿӫ ÿLӅu kiӋn vӟi tӕFÿӝ chuyӇQÿәLYjQăQJOѭӧng chuyӇQÿәi. éWѭӣQJYӅ các trDQVLVWRUKLӋXӭQJWUѭӡQJ)(7V ÿѭӧFPӣUӝQJVDQJ+RD.ǤGR -XOLXV (GJDU ÿӋ WUuQK YjR QăP  7URQJ NKL ÿy YLӋF NKiP SKi UD 026)(7V FӫD 'DZRQ.DKQJYj0DUWLQ$WDOODWҥLSKzQJWKtQJKLӋP%HOOÿm[XҩWKLӋQYjRFXӕLQKӳQJ QăP%DQÿҫXYұWOLӋX FәQJWURQJTransistors WKѭӡQJOjNLPORҥLYtGө$OGүQ ÿӃQFKӳYLӃWWҳW³0HWDO2[LGH6HPLFRQGXFWRU´FKRFiFWKLӃW EӏQKѭYұ\7X\QKLrQVDX ÿy poly6LOLFRQEӏSKDWҥSFKҩWQһQJÿѭӧFVӱGөQJOjPYұWOLӋXFӱDWLrXFKXҭQGRWtQK әQÿӏQKQKLӋWFDRFӫDQyPjNK{QJSKҧQӭQJYӟLR[LWFәQJ1Jj\QD\QJKLrQFӭXPӟL JLӟLWKLӋXYұWOLӋXFӱDNLPORҥLÿѭӧFWiLVӱGөQJNKLR[LWFәQJ6L22 ÿѭӧFWKD\WKӃEҵQJ FiFÿLӋQP{LFDRFҩSFDRKѫQ 1ăP1958, Jack Kilby chӃ tҥo mҥch tích hӧp flip-IORSÿҫu tiên vӟi hai bán dүn tҥi Texas Instruments. 1ăP  )UDQN :DQODVV Wҥi Fairchild mô tҧ các cәQJ ORJLF ÿҫu tiên sӱ dөng MOSFET, có cҧ nMOS và pMOS (CMOS). &iF ,& ÿҫX WLrQ GӵD WUrQ 026 ÿm ÿѭӧF *HQHUDO 0LFURHOHFWURQLFVF{QJEӕYjRQăP 0һFGÿk\OjPӝWEѭӟFSKiWWULӇQ công nJKӋOӟQQKѭQJÿmPҩWJҫQPӝWWKұSNӹÿӇJLҧLTX\ӃWFiFYҩQÿӅYӅÿӝWLQFұ\Yj QăQJVXҩWFѫEҧQFKRSKpS026OjWKjQKSKҫQFKtQKWURQJF{QJQJKӋYLPҥFK 1 LuұQYăQWӕt nghiӋp ThҥF6ƭ GVHD: PGS.TS Hoàng Trang MOSFET hoҥWÿӝng thông qua 4 tiӃSÿLӇPÿҫu cuӕi: gate (G), source (S), drain (D), và substrate body (%QKѭWURQJ+uQK%RG\%FyWKӇ có thӇ ÿѭӧc kӃt nӕi vӟi nguӗn 6ÿӇ có thӇ [HPQKѭPӝt thiӃt bӏ ÿҫu cuӕLWKD\Yuÿҫu cuӕLQKѭWUrQ NhӳQJQăPÿҫu 1970, công nghӋ ORJLFS026KRһFORJLFQ026 ÿѭӧc sӱ dөng phә biӃn trong thiӃt kӃ MOS sӕ YjWѭѫQJWӵ. Hình 1.1 Mô hình 3D cӫa MOSFET [18] NhӳQJQăPÿҫu 1980, thӃ giӟi mҥch tích hӧp VLSI chuyӇn sang sӱ dөng công nghӋ CMOS. CMOS (Complementary Mental Oxide Semiconductor): linh kiӋn bán dүn bù oxit kim loҥi, mҥch tích hӧp. Sӵ kӃt hӧp cӫa các p và n MOSFETS trong cҩu hình CMOS cho phép mӝt high/low switch có thӇ ÿѭӧc gói gӑn hiӋu quҧ trong các chip nhӓ vӟi công suҩt tiêu tán và sinh nhiӋt thҩp. Trong CMOS, nӃu cҧ hai cӵFJDWHYjGUDLQÿӅu ÿѭӧc kӃt nӕLVDXÿyEҵng cách cung cҩp mӝWÿLӋn áp cәng cao thích hӧp, nMOS hoҥt ÿӝQJQKѭQJS026NK{QJKRҥWÿӝQJYjNKLÿLӋn áp cәng thҩSÿѭӧc sӱ dөQJWKuQJѭӧc lҥi. Trong thӡi gian chuyӇQ ÿәL NKL ÿLӋQ iS WKD\ ÿәi, trҥQJ WKiL Q026 Yj S026 ÿӅu tҥm thӡi. MҥFKORJLFÿѫQJLҧn nhҩt là cәng NOT chӍ gӗm mӝt nMOS và mӝt pMOS. Hình 1.2 Mô hình mһt cҳt qua mӝt cәng NOT [18] 2 LuұQYăQWӕt nghiӋp ThҥF6ƭ GVHD: PGS.TS Hoàng Trang 1.2 Nguyên lý hoҥWÿӝQJFѫEҧn cӫa MOSFET ™ NMOS (Vth>0) NMOS có ba chӃ ÿӝ hoҥW ÿӝng: tҳt (cutoff), tuyӃn tính (linear) và bão hòa (saturation). Hình 1.Ĉӗ thӏ thӇ hiӋn các phân vùng hoҥWÿӝng cӫa NMOS [18] x ChӃ ÿӝ Cutoff Ĉk\ Oj WUҥng thái nMOS bӏ tҳt, xҧy ra khi VGS  VTH và I D 0 A . Trên thӵc tӃ thì I D z 0 QKѭQJ I D o 0 nên còn gӑi là dòng rò. I D | I D0 .e VGS VTH nVT Slope factor: n 1  CD Vӟi CD và COx Oj ÿLӋn dung cӫa lӟp depletion và lӟp COx R[LGHWѭѫQJӭng. Hình 1.4 Mô hình hoҥWÿӝng chӃ ÿӝ Cutoff cӫa NMOS [18] x ChӃ ÿӝ Triode/linear Xҧ\UDNKLÿLӅu kiӋn VGS ! VTH và 0  VDS  VDS ,sat VGS  VTH /~FQj\ÿӝ dүn lӟn và tҥo nên mӝt kênh dүn vӟLGzQJÿLӋn I D . 3