Tài liệu Tối ưu hóa và đánh giá hiệu năng của tổ chức cache trong hệ thống vi xử lý thế hệ sau

GI O Ờ V Ọ Ồ Ố Ổ Ố - 2014 OT O GI O Ờ V OT O Ọ Ồ Ố Ổ Ố ố 62520208 NG 1. IH NG N KHO H Ồ - 2014 : Ờ Tôi xin cam đoan đây là công trình của riêng tôi. Tất cả các ấn phẩm được công bố chung với các cán bộ hướng dẫn khoa học và các đồng nghiệp đã được sự đồng ý của các tác giả trước khi đưa vào luận án. ác kết quả trong Luận án là trung thực, chưa từng được công bố trong bất k công trình nào. Tác giả Luận án Hồ ă Ờ Ơ ầu tiên, tôi xin bày tỏ lời cảm ơn chân thành và sự kính trọng đến các Thầy giáo TS. Hồ Khánh Lâm và TS. Nguy n Viết Nguyên, các Thầy đã nhận tôi làm nghiên cứu sinh và hướng dẫn tôi rất nhiệt tình trong suốt thời gian học tập, nghiên cứu và thực hiện bản Luận án này. ác Thầy đã tận tình chỉ bảo và gi p đ tôi cả về lĩnh vực khoa học cũng như trong cuộc sống. Tôi vô c ng biết ơn sự kiên trì của các Thầy, các Thầy đã dành nhiều thời gian đ đọc cẩn thận và góp nhiều ý kiến quý báu cho bản thảo của Luận án. Những kiến thức mà tôi nhận được từ các Thầy không chỉ là bản Luận án mà trên hết là cách nhìn nhận, đánh giá cũng như phương thức giải quyết vấn đề một cách toàn diện và khoa học. Tôi xin trân trọng cảm ơn Lãnh đ o Trường Sau i Học ách khoa Hà Nội, Viện i học, Viện iện t - Vi n thông và ộ môn iện t K thuật máy tính đã t o điều kiện thuận lợi cho tôi được học tập và làm nghiên cứu sinh, luôn quan tâm động viên tôi trong suốt quá trình học tập và nghiên cứu. Tôi xin chân thành cảm ơn sự gi p đ tận tình của các GS, PGS, TS, các Thầy, ô giáo trong ộ môn iện T K thuật máy tính, Viện thông, các Nhà khoa học trong và ngoài Trường Tôi xin trân trọng cảm ơn Lãnh đ o Trường thuật & ông nghệ - Trường iện t - Vi n i học ách khoa Hà Nội. i học Quy Nhơn và Khoa K i học Quy Nhơn, cũng như b n bè đồng nghiệp đã ủng hộ và t o mọi điều kiện thuận lợi gi p đ tôi trong suốt thời gian học tập, nghiên cứu và hoàn thành Luận án. uối c ng, tôi muốn dành lời cảm ơn đến những người thân yêu nhất của tôi. ản Luận án này là món quà quý giá tôi xin được kính tặng cho cha mẹ, vợ và các con thân yêu của tôi. Hà Nội, tháng 06 năm 2014 Tác giả Luận án Hồ ă D Ữ Ắ D D Ì , Ồ Ị Ở Ầ .... ...................................................................................................... 1 ấ 1. ........................................................................ 1 2. ............................................................ 4 3. ố ....................................... 4 4. ..................................................... 4 ọ 5. ............................................. 5 6. ấ ................................................................................. 5 . ớ Ổ Ồ , .......................................................................................... 6 ệ ................................................................................................ 6 , ồ .................................................. 6 , , 3 ồ ồ ồ ........................................... 6 ờ .......................................... 11 ............................................................................ 12 ấ ệ ố 3 ớ ............................................................................ 16 ................................................................................ 18 . THAY , Ổ Ồ , .......................................................................... 19 ổ , ệ ồ .................... 19 ......................................... 19 2.1.1.1. Vị trí tạm thời ...................................................................................... 20 2.1.1.2. Vị trí không gian ................................................................................. 20 2.1.1.3. Vị trí tuần tự ........................................................................................ 20 ầ 3 ....................................................................... 20 ổ ..................................................................................... 21 2.1.3.1. Cache liên kết đầy đủ .......................................................................... 22 2.1.3.2. Cache sắp xếp trực tiếp ...................................................................... 24 2.1.3.3. Cache liên kết tập hợp ........................................................................ 26 ặ ệ ă ...................................................... 28 ỷ ố ..................................................... 29 2.2.1.1. Trúng cache ........................................................................................ 29 2.2.1.2. Trượt cache ......................................................................................... 29 2.2.1.3. Tỷ số trúng cache, trượt cache và trượt penalty ................................. 29 2.2.1.4. Bus bộ nhớ, kích thước từ nhớ, kích thước khối và trượt penalty ...... 31 2.2.1.5. Trượt cache toàn cục và cục bộ .......................................................... 31 2.2.1.6. Trì hoãn truy nhập bộ nhớ .................................................................. 31 2.2.1.7. Ảnh hưởng của tổ chức cache đến trượt penalty ................................ 33 2.2.1.8. Kích thước khối cache và tỷ số trượt .................................................. 34 2.2.1.9. Các loại trượt cache ........................................................................... 35 2.2.1.1 . Tổ chức cache ảnh hưởng đến tốc độ của C ả 2.3. ă ệ ............................... 36 ă ................................................ 38 dò ................................................... 38 2.3.1. LRU .............................................................. 39 2.3.2. LFU .............................................................. 39 2.3.3. FIFO ............................................................ 39 2.3.4. Random ....................................................... 39 3 cache NRU ............................................................. 40 36 .......................................................... 40 37 2.4. D ọ ......................................................... 42 .................................................................................. 42 2.4.1. Ghi cache ................................................................................................... 42 2.4.1.1. Ghi thông qua ..................................................................................... 43 2.4.1.2. Ghi trở lại ........................................................................................... 44 ọ .................................................................................................. 46 2.4.2.1. c bên cạnh ...................................................................................... 46 2.5.2.2. c thông suốt ................................................................................... 47 ẻ 2.5. .................................................................... 48 ổ ấ , ẻ 6 .................. 48 ........................................................................ 49 ấ q 2.6. l ồ ồ ấ q 6 ..................................................................... 50 ấ q 7 ............................... 50 ............................................................... 52 ................................................................................ 52 3. Ổ Ồ 3.1. , ........................................................................................ 53 ở ệ ă ổ cache ..................................................................................................... 53 3 , ệ ồ ód ng x ấ ó ớ ................................... 53 3.1.1.1. Khái quát mạng xếp hàng đ ng .......................................................... 53 3.1.1.2. Khái quát mạng xếp hàng đ ng c dạng tích các xác su t ................ 56 3.1.1.3. Kiến trúc chip đa x l , đa lu ng là mạng xếp hàng đ ng đa lớp công vi c c dạng tích các xác su t MC F N ............................... 58 ị 3.1.2. cho ó bì ód ệ ă ấ ....................... 59 3.1.2.1. Mạng xếp hàng đ ng đơn lớp c dạng tích các xác su t ................... 59 3.1.2.2. Mạng xếp hàng đ ng đa lớp c dạng tích các xác su t...................... 61 3.2. ì tổ ch c cache trong x lý, ồ ...... 62 3.2.1. q 3.2.2. ì ................................................................................................... 62 tổ ch c cache trong 33 ệ , ì 3.3 x lý, ồ .......... 63 ă ổ ........................................................................ 64 ệ ệ ă ............................................................................................... 64 ồ lý, ồ chip 3.3.1.1. Mô hình tổng quát ............................................................................... 64 3.3.1.2. Mô hình rút g n .................................................................................. 66 33 q ả , ỏ ệ ă ............................................................................................... 72 ồ 3.3.2.1. Kết quả mô ph ng cho các kiến trúc đa x l , đa lu ng .................... 72 3.3.2.2. ánh giá hi u n ng các chip đa x l , đa lu ng ................................ 83 3 3 ................................................................................ 84 Ố . , ........................................................................................ 85 Ồ õ q 4.1.2. Ổ , chip ồ .................................. 85 ................................................................................................... 85 ì õ .............................................. 86 4.1.2.1. Mô hình MCPFQN tổng quát của kiến trúc cụm lõi .......................... 86 4.1.2.2. Mô hình MCPFQN rút g n của kiến trúc cụm lõi .............................. 88 3 q ả ỏ ệ ă õ ........ 90 4.1.3.1. Kết quả mô ph ng ............................................................................... 90 4.1.3.2. ánh giá hi u n ng cho kiến trúc cụm lõi .......................................... 93 ọ ấ 4.2.1. Kh q ................................................................................................... 94 4.2.2 ấ bì cho li ............................................................................................. 94 4.2.3 ọ ì ấ ....................................... 94 ì .................................. 99 4.2.3.1. Kết quả mô ph ng ............................................................................... 99 4.2.3.2. ánh giá kết quả ............................................................................... 104 3 .............................................................................. 104 .................................................................................................. 106 .......................................................................... 107 D Ì L Ố .... 115 …………………………………………………………………116 ị bả ỏ ệ ồ ị bả ỏ õ 3 ấ ó ấ ă ổ 3 ấ ………...116 ệ ă ổ …………………………………….130 D Ữ ệ Ắ ệ A ACM Association for Computing Hiệp hội k thuật tính toán Hoa Machinery K ALU Arithmetic Logic Unit AMAT Average Memory Access Time ơn vị số học và lôgic Thời gian trung bình truy cập bộ nhớ hip đa lõi bất đối xứng AMC Asymmetric Multi-core Chip ANSI American National Standards Viện tiêu chuẩn quốc gia Hoa Institute K ASCII American Standards Code for huẩn mã trao đổi thông tin Information Interchange Hoa K Application-Specific Integrate M ch tích hợp ứng dung Circuit chuyên biệt BCE Base Core Equivalents Tương đương lõi cơ sở BIP Bimodal Insertion Policy ASIC B hính sách chèn hai phương thức Bimodal Re-Reference Interval Hai phương thức dự báo Prediction (Bimodal RRIP) khoảng tham chiếu l i CAD Computer Aided Design Thiết kế b ng máy tính ccNUMA cache-coherent Non-Uniform Truy cập bộ nhớ không đồng Memory Access nhất tương quan cache BRRIP C CD Compact Disk CISC Complex Instruction Set Computer ĩa compact Máy tính có tập lệnh phức Chip đa x lý CMP Chip Multi-Processors CPI Cycles per Instruction hu k cho một lệnh CPU Central Processing Unit ơn vị x lý trung tâm CSM Centralised Shared Memory ộ nhớ chia sẻ tập trung CTMC Continuous-Time Markov Chain huỗi Markov có thời gian liên tục D DIMM Dual In-line Memory Modules Module bộ nhớ hai hàng chân DMA Direct Memory Access Truy cập bộ nhớ trực tiếp DMC Dynamic Multi-core Chip DRAM Dynamic Random-Access Memory DRRIP Dynamic Re-Reference Interval Prediction (Dynamic RRIP) DSM Distributed Shared Memory DSR Dynamic Spill Receive DTMC Discrete-Time Markov Chain hip đa lõi linh ho t R M động ự đoán khoảng tham chiếu l i động ộ nhớ chia sẻ phân tán Nhận dữ liệu tràn tự động huỗi Markov có thời gian rời r c Digital Versatile Disk ĩa k thuật số đa năng FCFS First Come, First Served ến trước được phục vụ trước FIFO First In First Out Vào trước ra trước FPGA Field Programmable Gate Array Mảng cổng lập trình được d ng DVD F trường G GALS Globally Asynchronous, Locally Synchronous H ị bộ toàn cục, đồng bộ cục bộ HLL High-Level Language Ngôn ngữ cấp cao HPC High Performance Computing Tính toán hiệu năng cao IAR Instruction Address Register Thanh ghi địa chỉ lệnh IC Integrated Circuit M ch tích hợp IEEE Institute of Electrical and Electronics Viện k sư điện và điện t I Engineers Song song mức lệnh ILP Instruction Level Parallelism IMC Integrated Memory Controller I/O Input/Output Vào/ra IP Internet Protocol Giao thức Internet IR Instruction Register Thanh ghi lệnh ộ điều khi n bộ nhớ tích hợp J JMT Java Modelling Tools ông cụ mô phỏng Java L LAN Local Area Network M ng cục bộ LFU Least Frequently Used Tần suất s dụng ít nhất LLC Last Level Cache LRU Least Recently Used S dụng gần đây ít nhất LSI Large-Scale Integration Tích hợp c lớn Memory Accesses clock cycles Per Số chu k đồng hồ truy cập bộ Instruction nhớ lệnh MAR Memory Address Register Thanh ghi địa chỉ bộ nhớ MAT Memory Access Time Thời gian truy nhập bộ nhớ ache cấp cuối M MAPI MCPFQN Multiclass Closed Product-Form M ng xếp hàng đóng đa lớp có Queuing Network nghiệm d ng tích các xác suất Modified, Exclusive, Shared or S a đổi, lo i trừ, chia sẻ hoặc Invalid (Cache-Protocol) vô hiệu giao thức cache Modified, Exclusive, Shared, S a đổi, lo i trừ, chia sẻ hoặc Invalid, Forward vô hiệu; chuy n tiếp MIMD Multiple Instruction Multiple Data Nhiều lệnh nhiều dữ liệu MISD Multiple Instruction Single Data Nhiều lệnh một dữ liệu MMU Memory Management Unit MRU Most Recently Used S dụng gần đây nhiều nhất MSI Medium-Scale Integration Tích hợp c trung bình MSPI Memory Stalls clock cycles Per Số chu k đồng hồ trì hoãn bộ Instruction nhớ lệnh Memory Stalls clock cycles Per Số chu k đồng hồ trì hoãn bộ Memory Access nhớ truy cập bộ nhớ Mean Value Analysis Phân tích giá trị trung bình NoC Network on Chip M ng trên chip NRU Not Recently Used Không s dụng gần đây NUCA Non-Uniform Cache Architecture Kiến trúc cache không đồng MESI MESIF MSPMA MVA ơn vị quản lý bộ nhớ N nhất Non-Uniform Memory Access Truy nhập bộ nhớ không đều OCIN On-Chip Interconnection Network M ng liên kết trên chip OS Operating System Hệ điều hành NUMA O P PC Program Counter PCB Process Control Block ộ đếm chương trình Khối điều khi n quá trình PLD Programmable Logic Device Thiết bị logic lập trình được PMF Probability mass function Hàm khối lượng xác suất PS Processor Sharing hia sẻ x lý PSELC Policy Selection Counter ộ đếm lựa chọn chính sách PSW Processor Status Word Từ tr ng thái của bộ x lý Quick Path Interconnect Liên kết đường dẫn nhanh Redundant Array of Independent Hệ thống đĩa dự phòng Q QPI R RAID Disks RAM Random Access Memory RISC Reduced Instruction Set Computer ộ nhớ truy cập ngẫu nhiên Máy tính với tập lệnh đơn giản hóa ROM Read-Only Memory ộ nhớ chỉ đọc RRIP Re-Reference Interval Prediction ự đoán khoảng tham chiếu l i RRPV Re-reference Prediction Values Giá trị dự đoán tham chiếu l i SD Set Dueling Tranh chấp tay đôi tập hợp SDM Set Dueling Monitor S ộ giám sát tranh chấp tay đôi tập hợp R M đồng bộ SDRAM Synchronous Dynamic RAM SIMD Single Instruction Multiple Data SMC Symmetric Multi-core Chip hip đa lõi đối xứng SMP Symmetric Multiprocessors a x lý đối xứng SMT Simultaneous Multi-Threading a luồng đồng thời SoC System on a Chip Một lệnh nhiều dữ liệu Hệ thống trên một chip SP Speed Up Mức tăng tốc SRAM Static Random-Access Memory R M tĩnh SRRIP Static Re-reference Interval SRRIP- ự đoán khoảng tham chiếu l i Prediction (Static RRIP) tĩnh SRRIP-Frequency Priority SRRIP ưu tiên tần xuất SRRIP-Hit Priority SRRIP ưu tiên tr ng cache Small-Scale Integration Tích hợp c nhỏ FP SRRIPHP SSI T ộ đệm chuy n đổi TLB Translation Look-aside Buffer TLP Thread Level Parallelism Song song mức luồng TP Thread Processors Luồng x lý TRAM Tag RAM Thẻ R M TSC Time Stamp Counter ộ đếm dấu thời gian U Ultra Large-Scale Integration Tích hợp c siêu lớn Very-High speed integrated circuit Ngôn ngữ mô tả phần cứng hardware Description Language VHSIC VHSIC Very High Speed Integrated Circuit M ch tích hợp tốc độ rất cao VLIW Very Long Instruction Word Từ lệnh rất dài VLSI Very Large-Scale Integration Tích hợp có quy mô rất lớn ULSI V VHDL D ảng 2.1: Tần su t thực hi n các loại l nh và C I trong chip kiến trúc I C. ...... 36 ảng 3.1: Giá trị trung bình của các thông số hi u n ng khi chip c 2-lõi với 8lu ng lõi. .................................................................................................. 73 ảng 3.2: Giá trị trung bình của các thông số hi u n ng khi chip c 4-lõi với 8lu ng lõi. .................................................................................................. 77 ảng 3.3: Giá trị trung bình của các thông số hi u n ng khi chip c 8-lõi với 8lu ng lõi. .................................................................................................. 80 ảng 4.1: Giá trị trung bình của các thông số hi u n ng khi h thống c 2 cụm, mỗi cụm 4-lõi với L3 cache riêng cho mỗi cụm, và L3 cache chung, mỗi lõi x lý 8-lu ng. ............................................................................... 91 ảng 4.2: Các thông số của các c u hình mạng liên kết trên CMP đa lu ng ......... 97 D Ì , Ồ Ị Hình 1: Bi u di n sự gia t ng transistor trên chip theo định luật Moore .................. 1 Hình 1.1: Kiến trúc chung của CM đa lu ng. .......................................................... 6 Hình 1.2: Kiến trúc phân mảnh của CM . ................................................................. 7 Hình 1.3: a MC g m n =16 lõi BCE; b MC g m n r = 4 4 lõi 4 lõi, mỗi lõi có 4 BCE). .................................................................................................. 8 Hình 1.4: AMC g m một lõi 4-BCE và n-4 lõi 1-BCE. .............................................. 9 Hình 1.5: Chip đa lõi linh hoạt DMC g m 16 lõi 1-BCE. ..................................... 10 Hình 1.6: CM với kiến trúc ISD. .......................................................................... 11 Hình 1.7: CM với kiến trúc SIMD. ......................................................................... 11 Hình 1.8: CM với kiến trúc MIMD. ....................................................................... 11 Hình 1.9: Một số c u trúc mạng liên kết đa x l . ................................................... 14 Hình 1.10: hân lớp của h thống nhớ. ................................................................... 16 Hình 2.1: Trao đổi dữ li u giữa C , cache và bộ nhớ chính ................................ 19 Hình 2.2: Cache và bộ nhớ chính. ............................................................................ 21 Hình 2.3: Trang cache và d ng cache trên bộ nhớ chính. ....................................... 22 Hình 2.4: Tìm kiếm trong cache liên kết đầy đủ ....................................................... 23 Hình 2.5: Tìm kiếm trong cache sắp xếp trực tiếp. .................................................. 25 Hình 2.6: Tìm kiếm trong cache liên kết tập hợp. .................................................... 27 Hình 2.7: o sánh tỷ số trượt cục bộ và toàn cục của 2 c p cache. ......................... 33 Hình 2.8: ự phụ thuộc của tỷ số trượt vào kích thước cache.................................. 34 Hình 2.9: ự phụ thuộc của tỷ số trượt cache theo kích thước của cache. .............. 35 Hình 2.10: Ghi thông qua. ........................................................................................ 43 Hình 2.11: Ghi trở lại. .............................................................................................. 44 Hình 2.12: Kỹ thuật bộ đ m ghi................................................................................ 45 Hình 2.13: c bên cạnh. ......................................................................................... 46 Hình 2.14: c thông suốt........................................................................................ 47 Hình 2.15: CM đa lu ng hai c p cache; a với L2 cache riêng và b với L2 cache chung cho t t cả các lõi. ................................................................ 48 Hình 2.16: Tổ chức cache trong các bộ x l 8-lõi của Intel eon h 55 ............ 48 Hình 2.17: Tiled CMP 16-lõi với kiến trúc L2 cache chia sẻ. ................................. 49 Hình 2.18: 2 thực hi n l nh ld r2, x về thanh ghi r2 của 2. ................................ 51 Hình 2.19: 1 thực hi n l nh ld r2, x. ...................................................................... 51 Hình 2.20: 1 thực hi n các l nh: add r1, r2, r4; st x, r1 ....................................... 51 Hình 3.1: Mô hình mạng xếp hàng đ ng. ................................................................. 53 Hình 3.2: Các kiến trúc CM đa lu ng. ................................................................... 64 Hình 3.3: Mô hình MCPFQN cho CM đa lu ng của hình 3.1. .............................. 65 Hình 3.4: Mô hình MC F N cho CM đa lu ng c 2 c p cache với L2 cache chung. ....................................................................................................... 67 Hình 3.5: Mô hình MC F N cho CM đa lu ng c 3 c p cache với L3 cache chung. ....................................................................................................... 69 Hình 3.6: Mô hình MCPFQN 2-lõi, đa lu ng; a với L2 cache chung và b với L3 cache chung. ....................................................................................... 73 Hình 3.7: Bi u di n giá trị trung bình của Thời gian chờ đợi ở các nút khi chip c 2-lõi, mỗi lõi x l 8-lu ng với L2 cache chung và L3 cache chung. ....................................................................................................... 74 Hình 3.8: Bi u di n giá trị trung bình của Thời gian đáp ứng ở các nút khi chip c 2-lõi, mỗi lõi x l 8-lu ng với L2 cache chung và L3 cache chung. ....................................................................................................... 74 Hình 3.9: Bi u di n giá trị trung bình của Mức độ s dụng ở các nút khi chip c 2-lõi, mỗi lõi x l 8-lu ng với L2 cache chung và L3 cache chung. ...... 75 Hình 3.10: Bi u di n giá trị trung bình của Thông lượng ở các nút khi chip c 2-lõi, mỗi lõi x l 8-lu ng với L2 cache chung và L3 cache chung. ...... 75 Hình 3.11: Mô hình MCPFQN 4 lõi, đa lu ng; a với L2 cache chung và b với L3 cache chung. ....................................................................................... 76 Hình 3.12: Bi u di n giá trị trung bình của Thời gian chờ đợi ở các nút khi chip c 4-lõi, mỗi lõi x l 8-lu ng với L2 cache chung và L3 cache chung. ....................................................................................................... 77 Hình 3.13: Bi u di n giá trị trung bình của Thời gian đáp ứng ở các nút khi chip c 4-lõi, mỗi lõi x l 8-lu ng với L2 cache chung và L3 cache chung. ....................................................................................................... 78 Hình 3.14: Bi u di n giá trị trung bình của Mức độ s dụng ở các nút khi chip c 4-lõi, mỗi lõi x l 8-lu ng với L2 cache chung và L3 cache chung. ....................................................................................................... 78 Hình 3.15: Bi u di n giá trị trung bình của Thông lượng ở các nút khi chip c 4-lõi, mỗi lõi x l 8-lu ng với L2 cache chung và L3 cache chung. ...... 79 Hình 3.16: Mô hình MCPFQN 8-lõi, đa lu ng; a với L2 cache chung và b với L3 cache chung. ....................................................................................... 80 Hình 3.17: Bi u di n giá trị trung bình của Thời gian chờ đợi ở các nút khi chip c 8-lõi, mỗi lõi x l 8-lu ng với L2 cache chung và L3 cache chung. ....................................................................................................... 81 Hình 3.18: Bi u di n giá trị trung bình của Thời gian đáp ứng ở các nút khi chip c 8-lõi, mỗi lõi x l 8-lu ng với L2 cache chung và L3 cache chung. ....................................................................................................... 81 Hình 3.19: Bi u di n giá trị trung bình của Mức độ s dụng ở các nút khi chip c 8-lõi, mỗi lõi x l 8-lu ng với L2 cache chung và L3 cache chung. ....................................................................................................... 82 Hình 3.20: Bi u di n giá trị trung bình của Thông lượng ở các nút khi chip c 8-lõi, mỗi lõi x l 8-lu ng với L2 cache chung và L3 cache chung. ...... 82 Hình 4.1: Kiến trúc CM đa lu ng g m n cụm lõi và L3 cache chia sẻ cho mỗi cụm. .......................................................................................................... 86 Hình 4.2: Mô hình MCPFQN tổng quát của kiến trúc cụm lõi cho ở hình 4.1. ....... 87 Hình 4.3: Mô hình MCPFQN rút g n của kiến trúc cụm lõi.................................... 88 Hình 4.4: Mô hình MCF N 2-cụm lõi, mỗi cụm 4-lõi, đa lu ng. ......................... 90 Hình 4.5: Bi u di n giá trị trung bình của Thời gian chờ đợi ở các nút khi h thống c 2-cụm, L3 cache riêng cho mỗi cụm và L3 cache chung cho 8-lõi, mỗi lõi x l 8-lu ng. ..................................................................... 91 Hình 4.6: Bi u di n giá trị trung bình của Thời gian đáp ứng ở các nút khi h thống c 2-cụm, L3 cache riêng cho mỗi cụm và L3 cache chung cho 8-lõi, mỗi lõi x l 8-lu ng. ..................................................................... 92 Hình 4.7: Bi u di n giá trị trung bình của Mức độ s dụng ở các nút khi h thống c 2-cụm, L3 cache riêng cho mỗi cụm và L3 cache chung cho 8-lõi, mỗi lõi x l 8-lu ng. ..................................................................... 92 Hình 4.8: Bi u di n giá trị trung bình của Thông lượng ở các nút khi h thống c 2-cụm, L3 cache riêng cho mỗi cụm và L3 cache chung cho 8-lõi, mỗi lõi x l 8-lu ng. ............................................................................... 93 Hình 4.9: Chip đa lõi với tổ chức cache 3 c p: L1I, L1D, L2 riêng lẻ cho mỗi lõi và L3 cache chia sẻ cho t t cả các lõi. ............................................... 96 Hình 4.10: Tr truyền thông trung bình của các mạng liên kết ing, 2DMesh, 2DTorus, 3DMesh, 3DTorus, cho các trường hợp số lõi trên chip n = 8, 16, 32, 64, 128. .............................................................................. 101 Hình 4.11: Mức t ng tốc x l của các mạng liên kết ing, 2DMesh, 2DTorus, 3DMesh, 3DTorus, cho các trường hợp số lõi trên chip n = 8, 16, 32, 64, 128.............................................................................................. 104