Tài liệu Giải pháp tối ưu công suất tiêu thụ cho các kiến trúc mạng trên chip luận án ts. kỹ thuật điện, điện tử và viễn thông 95202

ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ Phan Hải Phong GIẢI PHÁP TỐI ƯU CÔNG SUẤT TIÊU THỤ CHO CÁC KIẾN TRÚC MẠNG TRÊN CHIP LUẬN ÁN TIẾN SỸ CÔNG NGHỆ ĐIỆN TỬ - VIỄN THÔNG Hà Nội – 2018 ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ Phan Hải Phong GIẢI PHÁP TỐI ƯU CÔNG SUẤT TIÊU THỤ CHO CÁC KIẾN TRÚC MẠNG TRÊN CHIP Chuyên ngành: Kỹ thuật điện tử Mã số: 9510302.01 LUẬN ÁN TIẾN SỸ CÔNG NGHỆ ĐIỆN TỬ - VIỄN THÔNG NGƯỜI HƯỚNG DẪN KHOA HỌC: PGS. TS. Trần Xuân Tú Hà Nội – 2018 Công trình được hoàn thành tại Khoa Điện tử - Viễn thông và Phòng thí nghiệm trọng điểm Hệ thống tích hợp thông minh (SISLAB), Trường Đại học Công nghệ, Đại học Quốc gia Hà Nội. Người hướng dẫn khoa học: 1. PGS.TS. Trần Xuân Tú Phản biện 1: PGS. TS. Hoàng Văn Phúc Phản biện 2: PGS. TS. Nguyễn Vũ Thắng Phản biện 3: PGS. TS. Nguyễn Ngọc Minh Luận án được bảo vệ trước Hội đồng cấp nhà nước chấm luận án tiến sỹ họp tại: trường Đại học Công nghệ, Đại học Quốc Gia Hà Nội, vào hồi 15 giờ 00 ngày 05 tháng 12 năm 2018. Có thể tìm hiểu luận án tại: - Thư viện Quốc gia Việt Nam - Trung tâm Thông tin - Thư viện, Đại học Quốc gia Hà Nội. LỜI CAM ĐOAN Tác giả xin cam đoan toàn bộ nội dung trình bày trong luận án và các công trình nghiên cứu là của riêng tác giả và người hướng dẫn khoa học là PGS.TS. Trần Xuân Tú. Các số liệu và kết quả trình bày trong luận án là trung thực và chưa từng được ai công bố trong bất kỳ công trình nào trước đó. LỜI CẢM ƠN Để hoàn thành luận án này tôi xin gửi lời cảm ơn chân thành đến PGS.TS. Trần Xuân Tú, người đã rất tận tình hướng dẫn và tạo mọi điều kiện thuận lợi nhất cho tôi trong suốt quá trình thực hiện luận án. Tôi xin chân thành cảm ơn các thầy cô, các cán bộ của Phòng thí nghiệm trọng điểm Hệ thống tích hợp thông minh, Trường Đại học Công nghệ, Đại học Quốc gia Hà Nội vì những hỗ trợ tốt nhất mà tôi có được trong quá trình làm việc tại phòng thí nghiệm (luận án được thực hiện trong khuôn khổ đề tài QG.18.38). Xin chân thành cảm ơn các thầy cô ở Khoa Điện tử Viễn thông, Trường Đại học Công nghệ, đặc biệt là các thầy cô ở Bộ môn Điện tử và Kỹ thuật Máy tính đã giảng dạy và tạo mọi điều kiện thuận lợi cho tôi trong suốt thời gian học tập và nghiên cứu tại Nhà trường. Tôi cũng chân thành cảm ơn sự hỗ trợ cả vật chất và tinh thần của Trường Đại học Khoa học – Đại học Huế; Khoa Điện tử – Viễn thông của Trường Đại học Khoa học – Đại học Huế. Xin cảm ơn gia đình và bạn bè đã luôn ở bên cạnh để động viên và giúp đỡ tôi hoàn thành luận án này. Hà Nội, tháng 12 năm 2018 Phan Hải Phong Mục lục Mục lục iv Danh mục các từ viết tắt vii Danh sách hình vẽ ix Danh sách bảng xi Mở đầu 1 1 Phương pháp thiết kế vi mạch theo hướng công suất tiêu thụ thấp 1.1 Công suất tiêu thụ trên mạch tích hợp . . . . . . . . . . . . . . . . . . 1.1.1 Công suất tiêu thụ động . . . . . . . . . . . . . . . . . . . . . . 1.1.2 Công suất tiêu thụ tĩnh . . . . . . . . . . . . . . . . . . . . . . 1.2 Một số phương pháp thiết kế vi mạch công suất thấp . . . . . . . . . . 1.2.1 Phương pháp chặn cấp xung nhịp . . . . . . . . . . . . . . . . . 1.2.2 Phương pháp thiết kế đa điện áp nguồn . . . . . . . . . . . . . 1.2.3 Phương pháp thiết kế đa điện áp ngưỡng . . . . . . . . . . . . . 1.3 Phương pháp thiết kế đa điện áp nguồn . . . . . . . . . . . . . . . . . . 1.3.1 Phương pháp điều khiển tỷ lệ điện áp - tần số động . . . . . . . 1.3.2 Một số thách thức trong thiết kế đa điện áp nguồn . . . . . . . 1.4 Thuật toán lô-gíc mờ . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1.4.1 Giới thiệu chung . . . . . . . . . . . . . . . . . . . . . . . . . . 1.4.2 Lý thuyết mờ . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 6 7 9 11 11 12 13 14 15 20 21 21 22 2 Mạng trên chip và một số vấn đề về tối ưu năng lượng tiêu thụ 2.1 Giới thiệu chung về mạng trên chip . . . . . . . . . . . . . . . . . . . . 2.1.1 Giới thiệu chung . . . . . . . . . . . . . . . . . . . . . . . . . . 31 31 31 iv 2.1.2 Một số khái niệm cơ bản về mạng trên chip . . . . . . . . . . . Một số giải pháp thiết kế mạng trên chip theo hướng giảm công suất tiêu thụ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.2.1 Kiến trúc ALPIN . . . . . . . . . . . . . . . . . . . . . . . . . . 2.2.2 Mô hình điều khiển tần số - điện áp dựa trên kỹ thuật PSTR . 2.2.3 Bộ phối ghép mạng công suất thấp theo chuẩn OCP . . . . . . 2.2.4 Kiến trúc Producer-Consumer FIFO . . . . . . . . . . . . . . . 43 44 47 49 50 3 Mô hình bộ điều khiển tần số - điện áp cho bộ định tuyến của mạng trên chip 3.1 Đề xuất mô hình bộ điều khiển tần số - điện áp cho bộ định tuyến . . . 3.2 Thiết kế và mô hình hoá bộ điều khiển tần số - điện áp . . . . . . . . . 3.2.1 Khối đo lưu lượng . . . . . . . . . . . . . . . . . . . . . . . . . . 3.2.2 Khối tính toán giá trị lưu lượng trung bình cực đại . . . . . . . 3.2.3 Khối tính toán biến thiên lưu lượng . . . . . . . . . . . . . . . . 3.2.4 Khối xử lý lô-gíc mờ . . . . . . . . . . . . . . . . . . . . . . . . 3.3 Mô phỏng hoạt động lô-gíc của bộ điều khiển tần số - điện áp . . . . . 3.3.1 Mô phỏng hoạt động của khối đo lưu lượng . . . . . . . . . . . . 3.3.2 Mô phỏng hoạt động của khối xác định lưu lượng cực đại . . . . 3.3.3 Mô phỏng hoạt động của khối xác định biến thiên lưu lượng . . 3.3.4 Mô phỏng hoạt động của khối xử lý lô-gíc . . . . . . . . . . . . 3.3.5 Mô phỏng hoạt động của bộ điều khiển tần số - điện áp . . . . . 55 55 60 60 61 62 63 69 70 70 71 71 72 2.2 33 4 Mô phỏng và đánh giá hiệu quả của bộ điều khiển tần số - điện áp 75 4.1 Mô phỏng và ước lượng công suất tiêu thụ của một mạng trên chip . . 75 4.1.1 ORION 3 - Một mô hình hiệu quả để đánh giá năng lượng tiêu thụ cho mạng trên chip . . . . . . . . . . . . . . . . . . . . . . . 76 4.1.2 Phần mềm mô phỏng VNOC 2.0 . . . . . . . . . . . . . . . . . 79 4.2 Đánh giá hiệu quả của bộ điều khiển tần số điện áp . . . . . . . . . . . 82 4.2.1 Mô phỏng đánh giá hiệu năng với dạng truyền thông UNIFORM 83 4.2.2 Mô phỏng đánh giá hiệu năng với dạng truyền thông SELFSIMILAR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85 Kết luận và hướng phát triển 92 Danh mục công trình khoa học của tác giả 95 Tài liệu tham khảo 97 v A A.1 Một số mã nguồn VHDL trong luận án . . . . . . . . . . . . . A.1.1 Mã nguồn VHDL mô tả khối đo lưu lượng Counter . . A.1.2 Mã nguồn VHDL mô tả quá trình so sánh của bộ MA A.1.3 Mã nguồn VHDL để mô hình hoá khối DER . . . . . . A.1.4 Mã nguồn cho quá trình tạo tín hiệu ngẫu nhiên . . . . vi . . . . . . . . . . . . . . . . . . . . . . . . . 107 107 107 108 109 109 Danh mục các từ viết tắt Từ viết tắt Mô tả Giải nghĩa AVS Adaptive Voltage Scaling Điều khiển tỷ lệ điện áp thích nghi BU Buffer Utilization Mức độ sử dụng bộ đệm DSM Deep Submicron Siêu mi-cờ ron DVFS Dynamic Voltage and Fre- Điều khiển tỷ lệ điện áp và tần số quency Scaling động FIFO First In First Out Bộ đệm vào trước - ra trước GALS Globally Asynchronous - Lo- Dị bộ toàn cục - Đồng bộ cục bộ cally Synchronous GS Guaranteed Service Đảm bảo chất lượng dịch vụ LPM Local Power Manager Bộ quản lý năng công suất cục bộ LU Link Utilization Mức độ sử dụng liên kết MNI Master Network Interface Giao tiếp mạng chủ MPSoC Multi-Processor SoC Hệ thống trên chip đa lõi xử lý NI Network Interface Giao tiếp mạng NoC Network on Chip Mạng trên chip HFS Header Flit Shift Bộ dịch flit tiêu đề IP Intellectual Property Lõi sở hữu trí tuệ RTL Register Transfer Level Mức chuyển thanh ghi P&R Place & Route Đặt chỗ và định tuyến PSU Power Supply Unit Bộ cấp nguồn PPL Phase Locked Loop Vòng lặp khóa pha PWM Pulse Width Modulation Điều chế độ rộng xung SAF Store-And-Forward Lưu trữ và chuyển tiếp SoC System on Chip Hệ thống trên chip VCPIQ Virtual Channel Priority In- Hàng đợi lối vào ưu tiên kênh ảo put Queuing vii VCT Virtual-Cut-Through Cơ chế xuyên cắt ảo VFC Voltage and Frequency Con- Bộ điều khiển điện áp và tần số troller VFI Voltage Frequency Island Vùng điện áp - tần số độc lập VHDL VHSIC Hardware Description Ngôn ngữ mô tả phần cứng cho VH- Language SIC Very High Speed Integrated Mạch tích hợp tốc độ rất cao VHSIC Circuit VOQ Virtual Output Queuing Hàng đợi lối ra ảo WH Wormhole Cơ chế lỗ sâu đục viii Danh sách hình vẽ 1.1 Ví dụ cho quá trình phóng nạp trên tụ điện ký sinh trong trường hợp công suất chuyển mạch. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1.2 Ví dụ về dòng điện ngắn mạch trên cổng NOT trong trường hợp công suất ngắn mạch. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1.3 Phương pháp chặn cấp xung nhịp: (a) không thực hiện chặn xung nhịp; (b) có thực hiện chặn xung nhịp. . . . . . . . . . . . . . . . . . . . . . . . . . . 1.4 Một ví dụ về phương pháp thiết kế đa điện áp nguồn. . . . . . . . . . . . . 1.5 Mối quan hệ giữa thời gian trễ và dòng rò đối với quy trình 90nm [2]. . . . 1.6 Mô hình hệ thống sử dụng phương pháp điều khiển tỷ lệ tần số - điện áp động. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1.7 Hàm liên thuộc µA (x) của tập kinh điển A. . . . . . . . . . . . . . . . . . 1.8 Hàm phụ thuộc µB (x) của tập “mờ” B. . . . . . . . . . . . . . . . . . . . . 1.9 Hàm liên thuộc tuyến tính từng đoạn. . . . . . . . . . . . . . . . . . . . . 1.10 Các thông số đặc trưng của tập mờ. . . . . . . . . . . . . . . . . . . . . . 1.11 Mô hình cơ bản của một hệ thống mờ. . . . . . . . . . . . . . . . . . . . . 1.12 Thuật toán lô-gíc mờ theo mô hình Sugeno. . . . . . . . . . . . . . . . . . 2.1 2.2 2.3 2.4 2.5 2.6 2.7 2.8 Những tô-pô thông dụng dùng cho mạng trên chip: (a) ring hay chordal ring; (b) 2D-mesh; (c) fat-tree; (d) 2D torus. . . . . . . . . . . . . . . . . . Cơ chế định tuyến. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Chiến lược lưu trữ trên bộ định tuyến. . . . . . . . . . . . . . . . . . . . . Mô hình kết nối hệ thống mở OSI. . . . . . . . . . . . . . . . . . . . . . . Kiến trúc ALPIN [8]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Một đơn vị mạng hoàn chỉnh trong ALPIN [8]. . . . . . . . . . . . . . . . Kiến trúc PSTR cho quản lý năng lượng/hiệu năng cho mỗi vùng điện áp/tần số [94]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Kiến trúc của bộ MNI [17]. . . . . . . . . . . . . . . . . . . . . . . . . . . ix 7 8 12 13 14 16 23 24 24 25 27 29 34 37 39 42 44 46 48 50 2.9 Thuật toán để xác định các VFI. . . . . . . . . . . . . . . . . . . . . . . . 2.10 Cấu trúc của Producer-Consumer FIFO [65]. . . . . . . . . . . . . . . . . . 2.11 Kiến trúc DFS cho VFI [65]. . . . . . . . . . . . . . . . . . . . . . . . . . . 51 52 52 3.1 3.2 56 3.3 3.4 3.5 3.6 3.7 3.8 3.9 3.10 3.11 3.12 3.13 3.14 3.15 3.16 3.17 3.18 3.19 4.1 4.2 4.3 4.4 4.5 Tín hiệu bắt tay giữa các bộ định tuyến và lõi IP. . . . . . . . . . . . . . . Mô hình giải pháp điều khiển tần số điện áp được đề xuất cho các nốt mạng của một mạng trên chip. . . . . . . . . . . . . . . . . . . . . . . . . . . . . Mô hình khối điều khiển tần số điện áp cho bộ định tuyến của mạng trên chip. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Sơ đồ khối chi tiết của bộ điều khiển tần số - điện áp. . . . . . . . . . . . . Sơ đồ khối mô tả khối đo lưu lượng. . . . . . . . . . . . . . . . . . . . . . . Sơ đồ máy trạng thái mô tả khối đo lưu lượng. . . . . . . . . . . . . . . . . Mô hình khối tính toán giá trị lưu lượng trung bình cực đại. . . . . . . . . Mô hình khối tính toán biến thiên giá trị lưu lượng. . . . . . . . . . . . . . Mô hình sơ đồ khối của khối xử lý lô-gíc mờ. . . . . . . . . . . . . . . . . . Mô hình hoá ở mức RTL cho bộ xử lý lô-gíc mờ. . . . . . . . . . . . . . . . Mô tả cho hàm liên thuộc dạng hình thang. . . . . . . . . . . . . . . . . . Mô tả các hàm liên thuộc cho đầu vào input_1. . . . . . . . . . . . . . . . Mô tả các hàm liên thuộc cho đầu vào input_2. . . . . . . . . . . . . . . . Mô tả các hàm liên thuộc cho đầu ra output. . . . . . . . . . . . . . . . . . Kết quả mô phỏng hoạt động lô-gíc của khối đo lưu lượng. . . . . . . . . . Kết quả mô phỏng hoạt động lô-gíc của khối xác định lưu lượng cực đại. . Đoạn giản đồ sóng thể hiện kết quả mô phỏng hoạt động lô-gíc của khối xác định biến thiên lưu lượng. . . . . . . . . . . . . . . . . . . . . . . . . . Đoạn giản đồ sóng thể hiện kết quả mô phỏng hoạt động của khối xử lý lô-gíc. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Kết quả mô phỏng khả năng đáp ứng của bộ điều khiển tần số điện áp theo sự thay đổi của lưu lượng truyền thông. . . . . . . . . . . . . . . . . . . . Mô hình cấu trúc từng khối thành phần của một bộ định tuyến trong mô hình ORION 3 [37]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Kết quả mô phỏng về công suất tiêu thụ đối với kiểu truyền thông UNIFORM. Kết quả mô phỏng về độ trễ truyền đối với kiểu truyền thông UNIFORM. Kết quả mô phỏng về công suất tiêu thụ đối với kiểu truyền thông SELFSIMILAR. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Kết quả mô phỏng về độ trễ truyền đối với kiểu truyền thông SELF-SIMILAR. x 57 58 60 61 62 62 63 64 64 65 66 67 67 70 71 71 72 73 78 84 85 87 88 Danh sách bảng 1.1 So sánh đánh giá giữa các phương pháp điều khiển tỷ lệ điện áp - tần số động 20 2.1 Tổng hợp so sánh giữa các kỹ thuật thiết kế nhằm giảm công suất tiêu thụ cho Mạng trên chip . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 3.1 Các quy luật hợp thành của khối xử lý lô-gíc mờ . . . . . . . . . . . . . . 68 4.1 4.2 4.3 Kết quả mô phỏng về công suất tiêu thụ đối với kiểu truyền thông UNIFORM Kết quả mô phỏng về độ trễ truyền đối với kiểu truyền thông UNIFORM . Kết quả mô phỏng về công suất tiêu thụ đối với kiểu truyền thông SELFSIMILAR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Kết quả mô phỏng về độ trễ truyền đối với kiểu truyền thông SELF-SIMILAR So sánh, đánh giá kết quả đạt được với một số kỹ thuật thiết kế nhằm giảm công suất tiêu thụ cho Mạng trên chip . . . . . . . . . . . . . . . . . . . . 84 85 4.4 4.5 xi 86 88 90 Mở đầu Kể từ khi vi mạch tích hợp đầu tiên được phát minh bởi Jack Kilby và Robert Noyce vào năm 1958 [70] thì cho đến nay công nghệ vi mạch đã thực sự bùng nổ và có những bước phát triển nhanh chóng chỉ trong một quãng thời gian ngắn. Cùng với sự phát triển vượt bậc của công nghệ chế tạo vi mạch, quy trình thiết kế các vi mạch tích hợp có độ phức tạp cao cũng phát triển và trải qua nhiều cuộc cách mạng lớn trong suốt những thập niên gần đây. Trong những năm 1980, cuộc cách mạng đầu tiên đã diễn ra với sự ra đời của quy trình thiết kế vi mạch dựa trên các ngôn ngữ mô tả và quá trình tổng hợp phần cứng. Vào thập niên 90, thiết kế vi mạch trải qua một cuộc cách mạng lần thứ hai, đó chính là xu hướng áp dụng quy trình thiết kế tái sử dụng (reuse) và thiết kế dựa trên các lõi IP (Intellectual Property core). Trong những năm gần đây, khi kỹ sư thiết kế tiếp cận với việc xây dựng các hệ thống trên chip (SoC: System on Chip) phức tạp thì quy trình thiết kế vi mạch theo hướng giảm thiểu năng lượng tiêu thụ đã trở thành một thách thức lớn và đồng thời cũng mở ra một cuộc cách mạng mới trong lĩnh vực này. Mỗi cuộc cách mạng này có thể xem là một phản ứng đối với những phát triển vượt bậc công nghệ bán dẫn. Với việc kích thước của transistor ngày càng được thu nhỏ thì mật độ cổng lô-gíc được tích hợp trên cùng một đế bán dẫn đã gia tăng đáng kể. Điều này đã thúc đẩy việc áp dụng quy trình thiết kế dựa trên các ngôn ngữ mô tả phần cứng nhằm tăng năng suất cho các kỹ sư thiết kế. Cách tiếp cận này đã giữ định luật của Moore đúng đắn trong khoảng một thập kỷ. Nhưng trong kỷ nguyên của những thiết kế mạch tích hợp với hàng triệu cổng lô-gíc, các kỹ sư lại phải đối mặt với những khó khăn và thách thức lớn khi phải viết một số lượng khổng lồ các dòng lệnh cho mã nguồn ở mức chuyển thanh ghi (RTL: Register Transfer Level ) của một dự án chip mới. Kết quả là sự ra đời của khái niệm lõi IP và các thiết kế tái sử dụng như là những giải pháp hiệu quả để có thể thiết kế các vi mạch kích thước lớn. Ngày nay, mỗi thiết kế SoC đều tái sử dụng một số lượng lõi IP đáng kể nhằm có thể giảm được thời gian phát triển và đưa sản phẩm ra thị trường, tối thiểu hóa đội ngũ nhân lực phát 1 triển, nhưng vẫn đảm bảo được hiệu quả hoạt động và độ ổn định của SoC được thiết kế. Từ công nghệ 130nm trở đi, một loạt các vấn đề thiết kế mới đã được đặt ra do những giới hạn về mặt vật lý của cấu trúc các transistor. Những công nghệ mới cho phép chúng ta có thể tích hợp hàng chục triệu cổng trên một đế bán dẫn, nhưng đồng thời điều này cũng dẫn đến những giới hạn về mật độ năng lượng trên một vi mạch. Công nghệ đóng gói (packing) và khả năng tản nhiệt đã không thể đáp ứng được với mật độ năng lượng như vậy trên một chip. Ngoài ra, đối với những công nghệ từ 90nm và thấp hơn, dòng điện rò đã gia tăng một cách đáng kể đến mức gần bằng với dòng điện động trong một số thư viện 65nm. Điều này dẫn đến việc năng lượng trên các vi mạch đã không được tiêu thụ một cách hiệu quả. Đối các thiết bị sử dụng pin (một trong những phân đoạn phát triển nhanh nhất của thị trường thiết bị điện tử) thì dòng điện rò ở các quy trình tiểu micrô mét (sub-micron) trở thành một vấn đề lớn khi công nghệ về pin chưa phát triển để kịp đáp ứng với sự gia tăng của năng lượng tiêu thụ trên vi mạch. Chính vì vậy, quy trình thiết kế vi mạch phải đối mặt với việc làm thế nào để có thể giảm được tối đa năng lượng tiêu thụ trên các vi mạch trong khi vẫn phải duy trì được hiệu năng cần thiết mà ứng dụng yêu cầu. Để giải quyết vấn đề này, các kỹ sư thiết kế đã áp dụng nhiều phương pháp khác nhau từ giải pháp phần mềm đến kiến trúc phần cứng ở mọi bước của quá trình thiết kế để có thể tối ưu hoá được năng lượng tiêu thụ trên vi mạch. Những cách tiếp cận này có thể bao gồm ngắt nguồn cung cấp của những khối chức năng không hoạt động, cấp nguồn và tần số khác nhau cho từng khối chức năng khác nhau tuỳ theo tải hoạt động, hay là thiết kế hệ thống với nhiều thư viện điện áp ngưỡng (threshold-voltage) khác nhau nhằm tối ưu giữa dòng điện rò rỉ và tốc độ hoạt động của hệ thống. Bên cạnh đó, sự phát triển của các SoC phức tạp cũng đã thúc đẩy một mô hình truyền thông trên chip phát triển để thay thế cho các mô hình truyền thông truyền thống trước đó. Đó chính là mô hình các mạng trên chip (NoC: Network on Chip), một kiến trúc truyền thông trên vi mạch được đề xuất vào những năm đầu của thế kỷ này. Với việc sử dụng các kiến trúc phân tầng và phân đoạn tương tự như mạng máy tính, mô hình NoC đã giải quyết được những khó khăn về mặt tài nguyên truyền thông mà các kiến trúc cũ gặp phải khi thực hiện kết nối giữa rất nhiều lõi IP trên cùng một hệ thống. Tuy nhiên, cùng với sự gia tăng về số lượng lõi IP được tích hợp trên một chip thì năng lượng cần cung cấp cho NoC cũng chiếm một phần lớn năng lượng của toàn hệ thống. Một số nghiên cứu đã chỉ ra rằng, trong một số trường hợp, năng lượng tiêu thụ của NoC có thể chiếm đến hơn 30% năng lượng toàn phần [84]. Chính vì vậy, việc nghiên cứu và phát triển các hệ thống mạng trên chip tiêu thụ ít năng lượng hơn đã và đang là một hướng nghiên cứu dành được nhiều sự quan tâm. 2 Từ những phân tích và đánh giá như trên, luận án này đã đặt ra mục tiêu là tìm hiểu, nghiên cứu và đề xuất giải pháp tối ưu công suất tiêu thụ cho các kiến trúc mạng trên chip. Cụ thể, luận án đã tiến hành nghiên cứu một số kỹ thuật cơ bản về thiết kế các vi mạch tiêu thụ năng lượng thấp, từ đó đề xuất ra một số giải pháp, kỹ thuật nhằm tối ưu hóa năng lượng tiêu thụ cho các kiến trúc mạng trên chip. Giải pháp được đề xuất sẽ được mô hình hoá, mô phỏng và thực thi thử nghiệm trên một kiến trúc mạng trên chip dạng 2D-mesh để đánh giá về hiệu quả tối ưu năng lượng của giải pháp được đưa ra. Với mục tiêu như vậy, luận án này tập trung vào một số nội dung nghiên cứu cụ thể như sau: • Nghiên cứu về một số vấn đề cơ bản của mô hình mạng trên chip như: tô-pô mạng, cơ chế truyền thông, các thuật toán định tuyến, vấn đề điều khiển luồng dữ liệu. . . • Nghiên cứu các phương pháp, kỹ thuật đang được ứng dụng hiện nay để thiết kế các vi mạch tích hợp với công suất tiêu thụ thấp. Tìm hiểu các kỹ thuật cũng như các quy trình thiết kế theo hướng tối ưu hóa năng lượng tiêu thụ áp dụng cho các hệ thống trên chip, mạng trên chip. • Nghiên cứu, tìm hiểu một số kiến trúc mới hoặc một số thuật toán định tuyến mới được phát triển gần đây nhằm giải quyết vấn đề giảm thiểu năng lượng tiêu thụ cho các mạng trên chip. • Đề xuất một số giải pháp hoặc kỹ thuật mới để xây dựng một mô hình mạng trên chip theo hướng tối ưu hóa về công suất tiêu thụ. • Áp dụng các giải pháp, kỹ thuật này vào mô hình mạng trên chip dạng 2D-mesh đang được phát triển tại Phòng thí nghiệm trọng điểm Hệ thống tích hợp thông minh (SISLAB), Trường Đại học Công nghệ. Đánh giá và phân tích hiệu quả của giải pháp đề xuất. Để có thể đưa ra được một giải pháp đúng đắn theo mục tiêu nghiên cứu đã đề ra, luận án này đã áp dụng các phương pháp nghiên cứu như sau để có thể tiếp cận, phân tích và xây dựng được một mô hình phù hợp: • Tìm hiểu tổng quan về lý thuyết và các công trình liên quan đến mô hình mạng trên chip cũng như các vấn đề cơ bản của loại mô hình truyền thông này. Đồng thời, tìm hiểu tổng quan lý thuyết về các kỹ thuật và phương pháp tối ưu năng lượng tiêu thụ khi thiết kế các vi mạch tích hợp. Nghiên cứu các phương pháp hoặc kỹ thuật thiết kế được áp dụng để xây dựng các mô hình mạng trên chip theo hướng tối ưu hóa năng lượng tiêu thụ. 3 • Xây dựng các phương án nhằm phân tích, đánh giá hoạt động của một mạng trên chip ở mức hệ thống để rút ra các đặc trưng liên quan đến năng lượng tiêu thụ. Từ đó tìm ra được các yếu tố ảnh hưởng đến vấn đề năng lượng tiêu thụ của toàn hệ thống. • Đề xuất giải pháp điều khiển bằng phần cứng ở mức thấp để tối ưu hóa năng lượng tiêu thụ của hệ thống dựa trên các kỹ thuật tiên tiến. Mô hình hoá, mô phỏng và kiểm chứng kiến trúc đề xuất bằng cách áp dụng lên một hệ thống mạng trên chip dạng 2D-mesh để khẳng định hoạt động về mặt chức năng đề ra. Với các kết quả cụ thể được trình bày trong Chương 3 và Chương 4, trong tầm hiểu biết của nghiên cứu sinh, có thể kết luận luận án đã đạt được mục tiêu nghiên cứu đặt ra. Các kết quả mà luận án đạt được tập trung vào hai nội dung chính sau: • Đề xuất được một giải pháp tối ưu năng lượng tiêu thụ cho kiến trúc truyền thông mạng trên chip dạng 2D-mesh dựa trên phương pháp điều khiển tỷ lệ tần số - điện áp động (DVFS) kết hợp với thuật toán lô-gíc mờ. Giải pháp này được mô hình hoá và thực thi dưới dạng phần cứng bằng ngôn ngữ mô tả phần cứng VHDL. Các khối thành phần của giải pháp đều được mô hình hoá ở mức chuyển dịch thanh ghi (RTL) và đã được mô phỏng, kiểm chứng hoạt động lô-gíc bằng phần mềm mô phỏng ModelSim. • Phát triển môi trường ứng dụng trên cơ sở nền tảng ORION và phần mềm VNOC2 cho phép mô phỏng ước lượng và đánh giá hiệu quả tiêu thụ năng lượng của mạng trên chip ở mức hệ thống khi có áp dụng các kỹ thuật điều khiển DVFS khác nhau. Về mặt bố cục, nội dung của luận án được chia làm bốn chương chính: • Trong Chương 1, luận án tập trung trình bày một số cơ sở lý thuyết về các dạng công suất tiêu thụ trong một vi mạch dạng CMOS và các phương pháp thiết kế vi mạch theo hướng giảm thiểu năng lượng tiêu thụ trên mạch. Một số lý thuyết về cơ sở lô-gíc mờ và phương pháp điều khiển tỷ lệ điện áp - tần số động (DVFS) cũng được trình bày trong chương này. • Chương 2 của luận án tập trung trình bày một số khái niệm cơ bản của mạng trên chip. Đồng thời, Chương 2 này cũng tổng hợp một số giải pháp giảm thiểu năng lượng tiêu thụ đã được nghiên cứu và áp dụng thành công cho một số mạng trên chip. 4 • Giải pháp tối ưu năng lượng tiêu thụ của mạng trên chip dựa trên phương pháp điều khiển tần số - điện áp động kết hợp với thuật toán điều khiển lô-gic mờ được trình bày trong Chương 3 của luận án. Mô hình của bộ điều khiển tần số - điện áp dành cho bộ định tuyến của mạng trên chip, cũng như quá trình mô hình hoá và những kết quả mô phỏng hoạt động lô-gíc của bộ điều khiển này cũng được trình bày cụ thể trong chương này. • Chương 4 sẽ tập trung vào việc đánh giá hiệu quả về mặt năng lượng tiêu thụ của một mạng trên chip khi có áp dụng kỹ thuật DVFS dựa vào mô hình ước lượng năng lượng ORION. Các kết quả đánh giá về hiệu quả hoạt động của bộ điều khiển tần số - điện áp đã được thiết kế cũng được đề cập trong chương cuối cùng này. 5 Chương 1 Phương pháp thiết kế vi mạch theo hướng công suất tiêu thụ thấp Với một vi mạch được chế tạo theo công nghệ CMOS, công suất tiêu thụ của vi mạch thường do nhiều nguyên nhân khác nhau nhưng ta có thể phân chia vào hai dạng chính là công suất tiêu thụ động và công suất tiêu thụ tĩnh. Chương này sẽ tập trung vào việc phân tích cụ thể một số nguyên nhân chính gây ra công suất tiêu thụ trên một mạch tích hợp để từ đó tìm hiểu và đánh giá hiệu quả của một số phương pháp thiết kế giúp giảm được công suất tiêu thụ của hệ thống. Chương này cũng tập trung phân tích và tìm hiểu về một phương pháp thiết kế theo hướng tiết kiệm năng lượng đang được áp dụng tương đối phổ biến trong các thiết kế vi mạch hiện này, đó là phương pháp điều khiển tỷ lệ điện áp - tần số động (DVFS). Một số công trình tiêu biểu về việc ứng dụng phương pháp DVFS nhằm giảm công suất tiêu thụ cho hệ thống cũng sẽ được phân tích nhằm tìm ra một hướng tiếp cận phù hợp cho định hướng nghiên cứu của luận án này. 1.1 Công suất tiêu thụ trên mạch tích hợp Công suất tiêu thụ của một vi mạch bao gồm hai thành phần chính: công suất tiêu thụ động (dynamic power) và công suất tiêu thụ tĩnh (static power) [2, 64]. Trong đó, công suất tiêu thụ động là công suất mà vi mạch đó tiêu thụ khi các tín hiệu trong mạch có sự thay đổi về giá trị (thay đổi mức lô-gíc). Công suất tiêu thụ tĩnh là công suất mà một vi mạch tiêu thụ khi nó được cấp nguồn nhưng các tín hiệu trong mạch không có sự thay đổi về giá trị. Đối với các vi mạch được chế tạo dựa trên công nghệ 6 CMOS, nguyên nhân gây ra công suất tiêu thụ tĩnh trên vi mạch đó là do các dòng điện rò (leakage current) trên các transistor trong mạch. 1.1.1 Công suất tiêu thụ động Có nhiều nguyên nhân gây ra công suất tiêu thụ động trên một vi mạch. Nguyên nhân đầu tiên và cũng là nguyên nhân chính đó là công suất tiêu thụ gây ra bởi sự phóng nạp trên tụ điện ký sinh ở đầu ra của một cổng lô-gíc CMOS khi có sự thay đổi mức lô-gíc của tín hiệu trong mạch. Công suất này được gọi là công suất chuyển mạch (switching power) (Hình 1.1). Hình 1.1: Ví dụ cho quá trình phóng nạp trên tụ điện ký sinh trong trường hợp công suất chuyển mạch. Ta có công thức tính năng lượng tiêu thụ cho mỗi một lần chuyển trạng thái trên một cổng là: 2 E/trans = CL · Vdd (1.1) Trong đó, CL là điện dung của tụ ký sinh và Vdd là điện áp nguồn cung cấp. Do đó, ta có thể mô tả công suất tiêu thụ động của một cổng theo công thức sau: 2 Pdyn = E/trans · f = CL · Vdd · ptrans · fclock (1.2) Ở công thức này, f là tần số chuyển trạng thái, ptrans là xác suất chuyển trạng thái ở đầu ra, fclock là tần số hoạt động của hệ thống. Nếu chúng ta định nghĩa Cef f (điện dung hiệu dụng) theo công thức: Cef f = CL · ptrans (1.3) thì ta được công thức tính công suất tiêu thụ động như sau: 2 Pdyn = Cef f · Vdd · fclock 7 (1.4)