Tài liệu Nghiên cứu chế tạo cpu 8bit bằng lập trình trên fpga

LỜI NÓI ĐẦU Trong thời đại công nghệ thông tin phát triển chóng mặt, với những ứng dụng thực tế đem lại hiệu quả và lợi ích cho con người người công nghệ thông tin đã và đang dần thay thế sức lao động đồng thời nâng cao hiệu quả hoạt đông trong các lĩnh vực của cuộc sống. Nhắc đến Công nghệ FPGA có lẽ đã không còn xa lạ gì đối với chúng ta, bởi lẽ các ứng dụng của nó đã tràn ngập ở khắp mọi ngóc ngách trong cuộc sống, kể cả những lĩnh vực con người khó hoặc không thể tiếp xúc như lĩnh vực nghiên cứu, chế tạo chíp…. Nghiên cứu và chế tạo chíp là việc làm hết sức cần thiết trong giai đoạn công nghiệp hóa hiện nay. Để chế tạo ra những loại chíp có tác dụng đúng như mong muốn, đòi hỏi của con người và của sự phát triển, có nhiều ứng dụng trong đời sống, nghiên cứu cũng như khoa học. Và thành phần quan trọng nhất của chíp chính là CPU. CPU viết tắt của chữ Central Processing Unit : đơn vị xử lí trung tâm. CPU có thể được xem như não bộ, một trong những phần tử cốt lõi nhất của chíp. Nhiệm vụ chính của CPU là xử lý các chương trình vi tính và dữ kiện. Vì vậy trong đề tài 5 chúng em đã “Nghiên cứu và chế tạo CPU 8 bit bằng lập trình FPGA” Chúng em xin chân thành cảm ơn thầy Hồ Khánh Lâm và thầy Phạm Ngọc Hưng cùng các thầy giáo trong bộ môn KTMT đã tạo điều kiện giúp chúng em hoàn thành đề tài một cách thuận lợi. Hưng Yên, tháng 12 năm 2011 Nhóm sinh viên thực hiện : 1: Bùi Anh Tuấn 2: Lê Thị Kim Oanh 3: Dương Hữu Thái 4: Nguyễn Văn Phong CHƢƠNG I: GIỚI THIỆU VỀ FPGA 1.1. Cấu trúc chung của FPGA Trong khi tồn tại sự phát triển công nghệ từ PAL lên GAL và CPLD, có một xu hướng phát triển khác dựa trên công nghệ mảng cổng, đó là mảng cổng có thể lập trình được dạng trường, FPGA (Field-Programmable Gate Array). Từ 1980, các công ty sản xuất PLD hàng đầu đã đẩy mạnh quá trình nghiên cứu về FPGA và nhanh chóng cho ra các thế hệ FPGA với số lượng cổng và tốc độ ngày càng cao.các FPGA hiện nay có số lượng cổng đủ lớn để có thể thay thế cả một hệ thống bao gồm lõi CPU, Bộ điều khiển bộ nhớ (Memory Controller), các ngoại vi như SPI,Timer, I2C, GPIO, PWM, Video/Audio Controller… (nghĩa là tương đương với các SoC hiện đại). Configura ble Logic Block (CLB) I/O Block Programma ble Interconnect BLOCK RAMS BLOCK RAMS I/O Pin Hình 1.1: Sơ đồ khối của FPGA Hình 1.2: Vị trí các chân tín hiệu (pin) của CLB FPGA gồm có (hình 1.1):  CLBs (configurable Logic Blocks): các khối logic có thể cấu hình được, là các thành phần tiêu chuẩn. Trong hầu hết các FPGA, mỗi một CLB chứa một số các mảnh, mà mỗi mảnh lại chứa một số (thường là 2 hoặc 4) ô logic (logic cell) với một số thành phần nhớ (Flip-Flop) hoặc bộ dồn kênh (Mux) nếu không dùng FF. Mỗi ô logic có thể được cấu hình để thực hiện các chức năng logic cơ bản (như AND, OR, NOT) trên các tín hiệu số nhờ sử dụng bảng LUT (look-up Table). Các CLB liên kết với nhau qua mạng liên kết có thể lập trình được (Programmable Interconnect hay routing).  Interconnect hay Routing: mạng liên kết hay định tuyến, là các ma trận chuyển mạch có thể lập trình được - PSM (Programmable Switch Matrix) để hình thành các đơn vị thực hiện các chức năng phức tạp hơn.  IOBs (Input/Output Blocks): các khối vào/ra nằm bao xung quanh của miếng FPGA và nối với các chân tín hiệu vào/ra (I/O pin). Như vậy từng chân I/O của FPGA có thể được lập trình để đảm bảo các giao tiếp điện cần thiết cho kết nối FPGA với hệ thống mà nó là thành phần (hình 1.3).  Block RAM: khối RAM, là các băng nhớ bên trong FPGA. Ngoài ra các thành phần trên, FPGA còn các logic nhỏ khác, như: MAC (Multiply-accumulate circuits): các khối logic nhân tích lũy, để thực hiện các phép nhân và cộng hiệu quả, Các khối thực hiện các chức năng đặc biệt: xử lý tín hiệu số và tương tự, ví dụ các bộ biến đổi tương tự-số ADC (Analog-to-Digital Converter) và các bộ biến đổi số-tương tự DAC (Digital-to-Analog Converter), cho phép FPGA vận hành như là một SoC. Một FPGA chứa từ 64 đến hàng chục ngàn khối logic và các flip-flop. LUT giống như một RAM nhỏ, cũng được gọi là các bộ tạo chức năng, FG (Function generator), được sử dụng để thực hiện các chức năng logic nhờ cất giữ trạng thái logic ra đúng ở trong một vùng nhớ, mà trạng thái logic ra tương ứng với từng tổ hợp của các biến vào. LUT thường có 4 đầu vào có thể thực hiện bất kỳ chức năng logic 4đầu vào. Các thành phần nhớ trong CLB có thể được cấu hình hoặc thành các các Flip-flop hoặc thành các mạch chốt (Latch). Mỗi CLB thường có bố trí các chân tín hiệu vào và hai chân tín hiệu ra, như chỉ ra ở hình 1.2. Như vậy, có thể kết nối chân tín hiệu đầu từ các phía tương ứng của CLB, trong khi chân tín hiệu đầu ra có thể kết nối với các dây dẫn định tuyến ở cả kênh phía bên phải và kênh phía dưới của CLB. Mỗi một chân tín hiệu đầu ra của CLB có thể kết nối với bất kỳ đoạn nối dây nào trong các kênh kề cận với nó. Tương tự, hộp đệm vào/ra (I/Opad) ở đỉnh của chip FPGA có thể nối với bất kỳ dây dẫn nào ở kênh nằm ngang phía dưới. Các nhà sản xuất có xu hướng thiết kế các khối logic của FPGA thực hiện các chức năng lớn hơn để giảm liên kết cục bộ, đồng nghĩa với số lượng chân tín hiệu đầu vào của khối logic tăng lên, và nó cũng cho phép lập trình các khối logic linh hoạt hơn. Ví dụ, Xilinx có kiến trúc Virtex-5 FPGA dựa trên cặp LUT 6-đầu vào với tổng số 64 bits của không gian lập trình và 6 đầu vào độc lập, và logic liên quan đảm bảo ưu việt trong sử dụng các tài nguyên so với các kiến trúc khác. Nó có thể thực hiện bất kỳ chức năng nào từ 6 đầu vào độc lập và các tổ hợp số của một hoặc hai chức năng nhỏ. LUT 6đầu vào cũng bao gồm cả các bộ cộng (adder) với logic carry, các bộ dồn kênh (MUX), và flip-flop. Nó có thể được sử dụng bổ xung như là RAM 64-bit hay thanh ghi dịch 32 bit (hình 1.3). Kiến trúc của họ Altera Stratix FPGA đạt được hiệu năng cao nhờ đưa vào module logic thích ứng hiệu quả vùng - ALM (Adaptive logic Module). ALM gồm có logic tổ hợp, 2 thanh ghi, và 2 bộ cộng, như chỉ ra ở hình 1.4. logic tổ hợp có 8 đầu vào một bảng LUT (Lookup Table). Hình 1.3: Xilinx Virtex-5 FPGA LUT- cặp FF Hình 1.4: Altera Stratix IV FPGA ALM kiến trúc của Altera ALM 6LUT 4LUT 4LUT 5LUT 3LUT (a) 5LUT (e) 4LUT (b ) (c) 6LUT (f) 6LUT 75LUT (d LUT ) 4LUT Hình 1.5: cấu hình linh hoạt của ALM (g ) Bảng LUT có thể được chia ra 2 ALUT (Adaptive LUT) với tổng số 64 bits của không gian lập trình và 8 đầu vào chia sẻ. Nó cũng có thể thực hiện bất kỳ chức năng nào của 6 đầu vào và các tổ hợp số của một hoặc hai chức năng nhỏ. ALM 8-đầu vào cho phép các khả năng cấu hình khác nhau như chỉ ra ở hình 1.5. Họ Stratix của các FPGA cũng có hiệu quả trong định tuyến thông qua mạng liên kết MultiTrackTM . Cả LUT-6 đầu vào và ALM đều là những logic cơ bản xây dựng các khối của các kiến trúc FPGA và chúng tương đồng nhau (hình 1.6). Hình 1.6: Sự thực hiện chức năng 5-Input và 3- Input trong Stratix IV ALM và Virtex-5 LUT-cặp FF Các FPGA khác nhau có số lượng các ô logic, kích cỡ và số lượng các block RAM, các MAC khác nhau. Các FPGA sử dụng trong các hệ thống lai (hybrid system) thường có khoảng 100K-200K ô logic, 500KB của RAM bên trong và 100 MACs. Hệ thống lai có thể sử dụng FPGA với 1000 khối I/O tương ứng với 1000 I/O pin để đảm bảo các giao tiếp với hệ thống chủ, cũng như với bộ nhớ cục bộ nối trực với FPGA. Các FPGA thường được lập trình sau khi đã hàn gắn trên bảng mạch in, tương tự như các CPLD lớn. Nhưng dữ liệu cấu hình trong FPGA bị mất khi ngừng cấp nguồn (mất điện) giống như RAM trong máy tính vậy. Do đó, muỗi lần ngắt nguồn và bật lại thì ta phải nạp lại tệp cấu hình vào FPGA. Muốn lưu giữ lại cấu hình đã lập trình cho FPGA thì ta phải mắc thêm PROM hay EPROM ngoài. Bộ nhớ ngoài này có nhiệm vụ lưu tệp cấu hình ở dạng nhị phân (bitstream hay bit file) và tự động nạp dữ liệu cấu hình lại cho FPGA mỗi khi bật nguồn, như vậy dù có ngắt nguồn FPGA vẫn “không bị mất” dữ liệu. Các phiên bản EEPROM có thể có thể lập trình được trong hệ thống (hay trong mạch), thường thông qua giao tiếp JTAG. Tệp cấu hình chứa các thiết lập cho từng CLB, PSM, MAC, I/O và các thành phần có thể cấu hình khác của FPGA. Các FPGA được sử dụng trong các hệ thống máy tính lai có thể được lập trình lại vô số lần. Thời gian tải cấu hình mới thường chỉ chưa đến 1 giây. Một số FPGA hiện nay có khả năng trong khi đang hoạt động chuyển đến cấu hình mới đã được nạp trước vào thiết bị. Một số FPGA cũng cho phép cầu hình lại từng phần của thiết bị. FPGA và CPLD có những điểm khác biệt đó là: FPGA bên trong dựa trên các bảng look-up (LUTs), trong khi các CPLD hình thành các chức năng logic bằng các nhiều mạch cổng (ví dụ tổng các tích); FPGA và CPLD đều cấu tạo từ các khối logic (các ô logic) là sự kết hợp của một khối logic và Flip-Flop. Nhưng, FPGA có số lượng lớn các khối logic (đến hang trăm ngàn) hơn nhiều so với CPLD; FPGA giống như RAM, phải nạp lại dữ liệu cấu hình mỗi khi bật nguồn. CPLD giống như EEPROM chỉ cần nạp một lần và không bị mất chức năng sau khi ngắt nguồn; Do FPGA có số lượng rất lớn các khối logic nên có nhiều tài nguyên để thực hiện nhiều chức năng toán học chuyên dụng và phức tạp.Vì vậy các FPGA phù hợp cho các thiết kế phức tạp hơn so với CPLD. Nhìn chung các CPLD là sự lựa chọn tốt cho các ứng dụng tổ hợp, trong khi các FPGA phù hợp hơn cho các máy trạng thái lớn (như các vi xử lý). FPGA có các phần tử logic chạy theo dạng song song. Còn vi điều khiển dựa trên cấu trúc CPU thực thi theo mã lệnh theo dạng tuần tự. FPGA dùng ngôn ngữ lập trình phần cứng (Verilog, VHDL) và lập trình trên FPGA gọi là lập trình phần cứng. Lập trình vi điều khiển là lập trình phần mềm phần cứng có sẵn. 1.2. Định tuyến trong FPGA Liên kết bên trong từng CLB, liên kết giữa các khối logic với nhau và với các khối I/O để FPGA trở thành một thiết bị có chức năng lớn phức tạp là một vấn đề then chốt ảnh hưởng đến hiệu năng của FPGA. Bởi vì các trễ do định tuyến sẽ là đáng kể và lớn hơn so với trễ ở từng khối logic. Ngoài ra, vì các FPGA ngày càng đi vào sâu của các quá trình chế tạo micron nhỏ của mạch tích hợp, nên tỷ lệ của toàn bộ trễ do định tuyến tăng lên với từng thế hệ của quá trình chế tạo. Định tuyến trong FPGA bao gồm các khối chuyển mạch (SB) và các dây nối. Định tuyến đảm bảo kết nối giữa các khối I/O và các khối logic và giữa các khối logic với nhau. Kiểu của kiến trúc định tuyến quyết định vùng được định tuyến và mật độ các khối logic. Khối chuyển mạch nằm ở giao của các kênh định tuyến dọc (vertical routing channel) và ngang (horizontal routing channel). Hình 1.7: Kết nối trong khối chuyển mạch Nói chung, định tuyến của FPGA không có phân đoạn. Nghĩa là, từng đoạn dây nối trải rộng chỉ một khối logic trước khi nó kết thúc ở một khối (hay hộp) chuyển mạch, mà trong một khối chuyển mạch có một số chuyển mạch có thể lập trình được. Đối với liên kết tốc độ cao, một số kiến trúc của FPGA sử dụng các đường dây dài để định tuyến trải đến nhiều khối logic. Ở những chỗ giao của các tuyến dây dọc và ngang đều có khối chuyển mạch. Khi một dây dẫn đi vào khối chuyển mạch, có ba chuyển mạch (trong khối chuyển mạch) cho phép dây dẫn nối với ba dẫn dẫn khác ở các đoạn kênh kề cận. Cấu hình của các chuyển mạch trong khối chuyển mạch là mặt phẳng hai chiều. Trong cấu hình này, các dây dẫn ở rãnh số 2 chỉ nối với các dây dẫn khác trong rãnh số 2, và các dây dẫn ở các rãnh khác cũng có cách nối như vậy. Hình 1.7 minh họa các kết nối ở trong một hộp chuyển mạch. Một đoạn dây dẫn (wire segment) là một liên kết có hai điểm đầu cuối, mà giữa hai điểm này không một chuyển mạch có thể lập trình được nào. Một chuỗi của một hay nhiều đoạn dây dẫn trong một FPGA được xem như là một rãnh (track). Các kênh định tuyến của FPGA gồm các đoạn dây dẫn thuộc một số loại khác nhau, tuỳ thuộc vào nhà sản xuất. 1. Kiến trúc định tuyến của Xilinx FPGA: Các nghiên cứu hàn lâm sử dụng một mô hình kiến trúc chung đơn giản của Xilinx FPGA cho ở hình 1.8. Kiến trúc chung này của Xilinx FPGA gồm có một mảng hai chiều các khối logic có thể lập trình được CLB (configurable Logic Block), với các kênh định tuyến ngang và dọc giữa các hàng và các cột của các CLB. Mỗi CLB có 4 đầu vào và một đầu ra, và tất cả các khối logic là giống nhau. Hình 1.8: kiến trúc đơn giản của Xilinx FPGA Các tài nguyên của định tuyến trong Xilinx FPGA gồm: Các khối kết nối (Connection Block): các khối kết nối C nối các dây dẫn của kênh định tuyến với các chân tín hiệu của các CLB. Có hai đặc tính ảnh hướng chính đến khả năng định tuyến của thiết kế: tính linh hoạt, Fc, là số dây dẫn mà từng tín hiệu của CLB có thể kết nối; và cấu hình, là mẫu của các chuyển mạch tạo lập kết nối (đặc biệt nếu giá trị Fc thấp). CL B CL B CL B CL B CL B CL B CL B CL B Hình 1.9: Định tuyến qua các hộp kết nối Ví dụ, trong hình 1.9, đối với hộp C với Fc=2, cấu hình 1 (topology 1) không thế nối chân A của một CLB với chân B của CLB khác, trong khí đó thì ở cấu hình 2 (Topology 2) là có thể. Các khối chuyển mạch (Switch Block): các khối chuyển mạch S cho phép các dây dẫn chuyển mạch giữa các dây dọc và ngang . Tính linh hoạt, Fs, xác định số lượng các đoạn dây nối mà một đoạn dây nối đi vào trong khối S có thể kết nối. Cấu hình của các khối chuyển mạch S là rất quan trọng bởi vì có thể chọn hai cấu hình khác nhau có các khả năng định tuyến khác nhau với cùng một giá trị tính linh hoạt Fs. Ví dụ, hình 1.12 mô tả cấu hình 1 (topology 1) có thể nối chân tín hiệu A của một CLB với chân tín hiệu B của một CLB khác, trong khi đó cấu hình 2 (Topology 2) thì không thể. . Hình 1.10: Định tuyến qua các khối chuyển mạch Các khối chuyển mạch mà chỉ kết nối các rãnh trong cùng một miền, chẳng hạn, 00, 1-1, được gọi là các khối chuyển mạch của tập hợp con hay phẳng hai chiều (Subset switch box hay Planar). Các khối chuyển mạch mà cho phép kết nối với bất kỳ miền nào khác, chẳng hạn, 0-3, 1-2, được gọi là các khối chuyển mạch Wilton, và chúng được sử dụng rộng rãi do đảm bảo định tuyến linh hoạt hơn. Hình 1.11: Các đường dây trong Xilinx FPGA Các đường dây dài-đơn (Single-length lines): chúng được dùng cho các kết nối tương đói ngắn giữa các CLB và chúng trải rộng chỉ qua một CLB (hình 1.11). Các đường dây dài-gấp đôi (Double-length lines): chúng tương tự như các đường dây dài-đơn, ngoại trừ mỗi đường dây ở đây trải rộng qua hai CLB. Chúng cho các trễ định tuyến nhỏ đối với kết nối dài vừa phải (hình 1.11). Các đường dây dài (Long lines): chúng phù hợp cho các kết nối dài trải rộng một số CLB (hình 1.11). Hình 1.12 minh họa các kết nối định tuyến ở các ma trận chuyển. Khối chuyển mạch C được thực hiện với các transistors dẫn xuất (pass transistor). Các transistors dẫn xuất công nghệ CMOS cho phép thực hiện một chức năng logic với rất ít transistors, do đó nó có ưu điểm là làm cho điện dung thấp. Chuỗi các transistors dẫn xuất được sử dụng để thiết kế các mảng logic lớn như ROM, PLA, và cả các bộ dồn kênh. Vì vậy với khối chuyển mạch C sử dụng các transistors dẫn xuất thì không cần phải dùng đến các bộ dồn kênh cho các đầu vào kết nối. Điều này cho phép hai hoặc nhiều rãnh hơn được hết nối điện qua chân tín hiệu vào nhờ các chuyển mạch trong khối C. Hình 1.29: Ma trận chuyển mạch trong Xilinx FPGA Hình 1.12: Ma trận chuyển mạch trong Xilinx FPGA Hình 1.13 minh họa về định tuyến trong một Xilinx FPGA. Các liên kết của kênh định tuyến với khối logic (LB) được tạo ra thông qua khối kết nối, CB (Connection Block). Vì công nghệ SRAM được sử dụng để thực hiện các LUT, nên các phía kết nối là rộng. Khối logic được vây quay bởi các khối kết nối ở cả bốn phía kết nối. Các CB nối nối các chân tín hiệu (pin) của LB với các đoạn dây. Các chân tín hiệu của LB, mà chúng nối với các CB có thể sau đó nối với bất kỳ số lượng của các đoạn dây thông qua các khối chuyển mạch, SB (Switch Block). Trong cấu hình này có bốn loại đoạn dây: các đoạn dây có mục đích chung (General purpose Interconnect): các dây lại này đi qua các chuyển mạch trong SB; liên kết trực tiếp (Direct Interconnect): kết nối các chân tín hiệu của LB với bốn khối kết nối xung quanh LB; đường dây dài (Long Line): là các dây nối thống nhất có hệ số trễ phân đầu ra cao; và các đường dây nhịp đồng hồ (Clock lines): dẫn tín hiệu nhịp đồng hồ đến tất cả các chip. CB :x : Routing x x x switch x x LB LB S B S B General purpose Interconnect Direct LB Interconnect S B LB S B LB S B LB S B LB S B S B LB LB S B x * S B S B S B Routing Long switch Line Hình 1.13: Kiến trúc định tuyến của Xilinx FPGA 2. Kiến trúc định tuyến của Actel FPGA: Kiến trúc của Actel FPGA rất giống với phân kênh mảng cổng. Lõi của FPGA gồm các module logic, LM (hay khối logic, LB) đơn giản được sử dụng để thực hiện các cổng logic theo yêu cầu, và các thành phần nhớ. Các LM được liên kết với nhau nhờ các rãnh định tuyến chia theo các đoạn (segment). Không giống các mảng cổng, các độ dài của các đoạn dây nối được xác định trước và có thể với các thành phần chuyển mạch trở kháng thấp để tạo ra độ dài định tuyến chính xác cho tín hiệu liên kết. Xung quanh lõi logic là giao tiếp với các miếng đệm vào/ra (I/O pad) của thiết bị. Các I/O pad nối với các chân tín hiệu (pin) của FPGA. Giao tiếp này bao gồm các module vào/ra, I/OM (hay khối, I/OB) thực hiện chuyển đổi và kết nối các tín hiệu logic từ lõi đến các I/O pad. Hình 1.14 là sơ đồ khối của kiến trúc Actel FPGA. Các thành phần chính của kiến trúc Actel FPGA là các I/OM, các tài nguyên định tuyến (các kênh định tuyến), các tài nguyên nhịp đồng hồ và tất cả các logic khác. Bên trong các kênh ngang và dọc là các rãnh chạy ngang và dọc tương ứng. Mỗi một rãnh có một dây. Các rãnh của kênh định tuyến có phân đoạn (Channel-Oriented segmented Routing Tracks) chạy xuyên suối chip theo chiều ngang và tải rộng đến tất cả các LM, các I/OM. Theo chiều dọc, các kênh tương tự chạy phía trên LM. Điều đặc biệt, có nhiều các đoạn dây dọc theo chiều ngang hơn là ở chiều dọc. Các khối chuyển mạch (SB) được phân bố thông qua các kênh ở chiều ngang. Tất cả các rãnh chiêu dọc có thể có một kết nối với từng rãnh chiều ngang liên quan. Điều này cho phép một rãnh chiều ngang có thể linh hoạt chuyển mạch vào một rãnh chiều dọc, như vậy có thể thực hiện định định tuyến chiều ngang và chiều dọc ở cùng một dây nối.Actel. I/O M I/O M I/O M I/O M I/O M I/O M I/O M I/O M I/O M I/O M I/O M I/O M I/O M CL K I/O M I/O M I/O M I/O M I/O M LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM LM I/O M I/O M I/O M I/O M CL K I/O M I/O M I/O M I/O M I/O M Hình 1.14: Kiến trúc định tuyến của Actel FPGA Input/Outp ut module I/O M I/O M I/O M I/O M I/O M I/O M I/O M I/O M I/O M Logic modul e ChannelOriented segmente d Routing Tracks Hình 1.15: Các kênh định tuyến ngang và dọc của ACT 1 Trong sơ đồ định tuyến của họ Actel ACT, một kênh định tuyến chiều ngang (trong ACT 1) có tới 25 rãnh, trong đó có 22 rãnh ngang để định tuyến tín hiệu với 3 rãnh trực tiếp dành cho VDD, GND, và nhịp đồng hồ tổng GCLK (global clock) (hình 1.14). Các đoạn dây chiều ngang có chiều dài khác nhau, từ 4 cột các LM tới toàn bộ hàng các LM (hình 1.15). Actel gọi những đoạn dây này là những dây dài – long lines). Mỗi một LM có 4 đầu vào cho một kênh nằm phía dưới LM và 4 đầu vào khác cho một kênh ở phía trên LM. Như vậy có 8 rãnh dọc dành cho 8 đầu vào của một LM. Các kết nối này được gọi là một mẩu vào (input stub). Một đầu ra của LM nối với một rãnh dọc, mã rãnh dọc này mở rộng qua 2 kênh phía trên LM và qua hai kênh phía dưới LM. Đó là mẩu ra (output stub). Như vậy, các đầu ra của LM sử dụng 4 rãnh dọc cho từng LM (2 rãnh phía từ các LM phía dưới, và 2 rãnh từ các LM dưới và 2 rãnh từ các LM phía trên từng kênh. Một rãnh dọc được gọi là rãnh dọc dài, LVT (long vertical track) nếu nó chạy dọc suốt chiều cao của chip. Như vậy có 13 rãnh dọc cho một cột (một LM) của kiến trúc ACT 1 (8 cho các đầu vào, 4 cho các đầu ra, và 1 cho LVT). Nhược điểm của phương pháp định tuyến này là nó cần phải có nhiều chuyển mạch trong FPGA, dẫn đến tải điện dung cao. 3. Kiến trúc định tuyến của Altera FPGA: Các thiết bị FPGA của loạt Altera Stratix đưa vào liên kết MultiTrack để tối đa kết nối và hiệu năng. Kiến trúc định tuyến của chúng đảm bảo liên kết giữa các cụm (cluster) khác nhau của các khối logic, được gọi là các khối mảng logic, LABs (Logic Array Blocks), và có thể đo bằng số „hop‟ (bước nhảy) cần thiết để từ một LAB đạt tới một LAB khác. Hình 1.16: Số mặt của kiến trúc định tuyến trong Altera Stratix Định tuyến được tổ chức như số các đường dây theo hàng và cột. Họ Stratix sử dụng kiến trúc định tuyến 3-mặt như cho ở hình 1.33. Điều này có nghĩa là một LAB có thể tiếp cận với tất cả các dây nối trên một kênh ngang (H) phía trên LAB và hai kênh dọc (V) phía bên trái và bên phải của LAB. Các kênh chứa các dây chiều dài 4, 8, 16, và 24, và các tín hiệu có thể đạt tới bất kỳ một LAB nào theo chiều dài của dây nối. Hình 1.17: Kết nối các LAB trong Stratix FPGA Hình 1.34 chỉ ra số lượng các hops cần thiết để nối với các LAB từ một IntraLAB. Ưu điểm của kiến trúc định tuyến này là tính đều đặn của thiết kế vật lý của silicon cho phép nó đóng gói tiết kiệm chỗ trống và hiệu quả. Nhược điểm lại là nó cần nhiều chuyển mạch, dẫn đến tải điện dung cao. 1.3. Các kiến trúc của FPGA Có hai loại kiến trúc cơ bản của FPGA: kiến trúc mặt độ thưa (Coarse-grained) và kiến trúc mật độ cao (fine-grained). Kiến trúc mật độ thưa: có các khối logic lớn, mỗi khối logic thường chứa hai hoặc nhiều bảng look-up (LUTs) và hai hoặc nhiều flip-flop. Trong hầu hết các FPGA kiến trúc này bảng LUT 4-đầu vào (như là 16x1 ROM) làm thành một logic cụ thể. Loại kiến trúc này sử dụng công nghệ cầu chì đối ngẫu CMÓS (anti-fuse CMOS), chỉ cho phép lập trình một lần, nhưng dữ liệu không bị thay đổi khi bị mất nguồn. để lập trình cần phải có thiết bị lập trình chuyên dụng (thường do nhà sản xuất hay nhà phân phối cung cấp). Kiến trúc mật độ cao: có số lượng lớn các khối logic đơn giản. Khối logic đơn giản hoặc chứa chức năng logic hai đầu vào hoặc bộ dồn kênh 4-to-1 và một flip-flop. Chúng sử dụng công nghệ bộ nhớ SRAM, tương tự như các bộ vi xử lý. Như vậy chúng có thể được lập trình lại không hạn chế trong hệ thống, nhưng đòi hỏi phải có bộ nhớ PROM. EPROM, EEPROM hay Flash bên ngoài (gọi là bộ nhớ cấu hình) để lưu trữ chương trình xác định các chức năng như thế nào của từng khối logic, các khối I/O nào là các cổng vào và các cổng ra, và các khối được liên kết với nhau như thế nào. FPGA hoặc là tự nạp bộ nhớ cấu hình của nó hoặc bộ xử lý bên ngoài tải nội dung của bộ nhớ cấu hình vào FPGA. Khi thực hiện tự nạp, FPGA địa chỉ các byte của bộ nhớ cấu hình giống như bộ xử lý địa chỉ bộ nhớ PROM lưu cấu hình khỏi tạo (boot PROM), hoặc sử dụng PROM tuần tự truy nhập liên tiếp. Khi bộ xử lý tải vào FPGA, FPGA thể hiện như là bộ xử lý ngoại vi chuẩn. Thời gian cấu hình thường nhỏ hơn 200 ms, phụ thuộc vào kích thước của FPGA và phương pháp cấu hình. Bảng 1.3 cho danh sách các nhà sản xuất FPGA với các kiến trúc tương ứng. Bảng 1.3. Các kiến trúc FPGA, công nghệ và các nhà cung cấp Kiến trúc Static Memory Anti-Fuse Altera: (FLEX, APEX) Atmel: (AT40K) Mật độ thưa DynaChip QuickLogic: (CoarseLucent: (ORCA) (pASIC) grained) Vantis: (VF1) Xilinx: (XC3000,XC4000xx,Spartan,Virtex) Mật độ cao Actel: (SPGA) Actel: (ACT) (Fine-grained) Atmel: (AT6000) Flash . Gatefield CHƢƠNG II: GIỚI THIỆU VỀ CPU 8BIT 2.1. Sơ đồ khối của CPU 8bit: Cấu trúc của tất cả các vi xử lý đều có các khối cơ bản giống nhau như ALU, các thanh ghi, khối điều khiển là các mạch logic. Để nắm rõ nguyên lý làm việc của vi xử lý cần phải khảo sát nguyên lý kết hợp các khối với nhau để xử lý một chương trình. Sơ đồ khối của vi xử lý sẽ trình bày cấu trúc của một vi xử lý. Mỗi một vi xử lý khác nhau sẽ có cấu trúc khác nhau. Ví dụ vi xử lý 8 bit sẽ có cấu trúc khác với vi xử lý 16 bit... Với mỗi vi xử lý đều có một sơ đồ cấu trúc bên trong và được cho trong các sổ tay của nhà chế tạo. Sơ đồ cấu trúc ở dạng khối rất tiện lợi và dễ trình bày nguyên lý hoạt động của vi xử lý. Hình 2-1 trình bày sơ đồ khối của vi xử lý 8 bit: Hình 2.1: Sơ đồ cấu trúc bên trong của vi xử lý Trong sơ đồ khối của vi xử lý bao gồm các khối chính như sau: khối ALU, các thanh ghi và khối control logic. Ngoài ra sơ đồ khối còn trình bày các đường truyền tải tín hiệu từ nơi này đến nơi khác bên trong và bên ngoài hệ thống. 2.2 : ALU (Arithmetic Logic Unit) : Bộ số học - logic ALU là khối quan trọng nhất của vi xử lý, khối ALU chứa các mạch điện tử logic chuyên về xử lý dữ liệu. Khối ALU có 2 ngõ vào có tên là “IN” – là các ngõ vào dữ liệu cho ALU xử lý và 1 ngõ ra có tên là “OUT” – là ngõ ra kết quả dữ liệu sau khi ALU xử lý xong. Dữ liệu trước khi vào ALU được chứa ở thanh ghi tạm thời (Temporarily Register) có tên là TEMP1 và TEMP2. Bus dữ liệu bên trong vi xử lý được kết nối với 2 ngõ vào “IN” của ALU thông qua 2 thanh ghi tạm thời. Việc kết nối này cho phép ALU có thể lấy bất kỳ dữ liệu nào trên bus dữ liệu bên trong vi xử lý. Thường thì ALU luôn lấy dữ liệu từ một thanh ghi đặc biệt có tên là Accumulator (A). Ngõ ra OUT của ALU cho phép ALU có thể gởi kết dữ liệu sau khi xử lý xong lên bus dữ liệu bên trong vi xử lý, do đó thiết bị nào kết nối với bus bên trong đều có thể nhận dữ liệu này. Thường thì ALU gởi dữ liệu sau khi xử lý xong tới thanh ghi Accumulator. Ví dụ khi ALU cộng 2 dữ liệu thì một trong 2 dữ liệu được chứa trong thanh ghi Accumulator, sau khi phép cộng được thực hiện bởi ALU thì kết quả sẽ gởi trở lại thanh ghi Accumulator và lưu trữ ở thanh ghi này. ALU xử lý một dữ liệu hay 2 dữ liệu tùy thuộc vào lệnh hay yêu cầu điều khiển, ví dụ khi cộng 2 dữ liệu thì ALU sẽ xử lý 2 dữ liệu và dùng 2 ngõ vào “IN” để nhập dữ liệu, khi tăng một dữ liệu nào đó lên 1 đơn vị hay lấy bù một dữ liệu, khi đó ALU chỉ xử lý 1 dữ liệu và chỉ cần một ngõ vào “IN”. Khối ALU có thể thực hiện các phép toán xử lý như sau: Add Complement OR Exclusive OR Subtract Shift right Increment AND Shift left Decrement Tóm Tắt: Chức năng chính của khối ALU là làm thay đổi dữ liệu hay chuyên về xử lý dữ liệu nhưng không lưu trữ dữ liệu. Để hiểu rõ thêm chức năng đặc biệt của ALU cần phải khảo sát một vi xử lý cụ thể. 2.3. Thanh ghi 2.3.1. Các thanh ghi bên trong của vi xử lý: Các thanh ghi bên trong có chức năng lưu trữ tạm thời các dữ liệu khi xử lý. Trong số các thanh ghi có một vài thanh ghi đặc biệt thực hiện các lệnh đặc biệt hay các chức năng đặc biệt, các thanh ghi còn lại gọi là các thanh ghi thông dụng. Với sơ đồ khối minh họa ở trên, các thanh ghi thông dụng có tên Reg B, Reg C, Reg D, Reg E. Các thanh ghi thông dụng rất hữu dụng cho người lập trình dùng để lưu trữ dữ liệu phục vụ cho công việc xử lý dữ liệu và điều khiển, khi viết chương trình chúng ta luôn sử dụng các thanh ghi này. Số lượng các thanh ghi thông dụng thay đổi tùy thuộc vào từng vi xử lý. Số lượng và cách sử dụng các thanh ghi thông dụng tùy thuộc vào cấu trúc của từng vi xử lý, nhưng chúng có một vài điểm cơ bản giống nhau. Càng nhiều thanh ghi thông dụng thì vấn đề lập trình càng trở nên đơn giản. Các thanh ghi cơ bản luôn có trong một vi xử lý là thanh ghi A (Accumulator Register), thanh ghi bộ đếm chương trình PC (Program Counter register), thanh ghi con trỏ ngăn xếp SP (Stack pointer register), thanh ghi trạng thái F (Status register –Flag register), các thanh ghi thông dụng, thanh ghi lệnh IR (Instruction register), thanh ghi địa chỉ AR (Address Register). Hình 2.2 : Sơ đồ minh họa các thanh ghi bên trong của Microprocessor được tô đậm 2.3.2:Chức năng của các thanh ghi a. Thanh ghi Accumulator: Thanh ghi A là một thanh ghi quan trọng của vi xử lý có chức năng lưu trữ dữ liệu khi tính toán. Hầu hết các phép toán số học và các phép toán logic đều xảy ra giữa ALU và Accumulator. Ví dụ khi thực hiện một lệnh cộng 1 dữ liệu A với một dữ liệu B, thì một dữ liệu phải chứa trong thanh ghi Accumulator giả sử là dữ liệu A, sau đó sẽ thực hiện lệnh cộng dữ liệu A (chứa trong Accumulator) với dữ liệu B (có thể chứa trong ô nhớ hoặc trong một thanh ghi thông dụng), kết quả của lệnh cộng là dữ liệu C sẽ được đặt trong thanh ghi A thay thế cho dữ liệu A trước đó. Chú ý: Kết quả sau khi thực hiện ALU thường gởi vào thanh ghi Accumulator làm cho dữ liệu trước đó chứa trong Accumulator sẽ mất. Một chức năng quan trọng khác của thanh ghi Accumulator là để truyền dữ liệu từ bộ nhớ hoặc từ các thanh ghi bên trong của vi xử lý ra các thiết bị điều khiển bên ngoài thì dữ liệu đó phải chứa trong thanh ghi Accumulator. Thanh ghi Accumulator còn nhiều chức năng quan trọng khác sẽ được thấy rõ qua tập lệnh của một vi xử lý cụ thể, số bit của thanh ghi Accumulator chính là đơn vị đo của vi xử lý, vi xử lý 8 bit thì thanh ghi Accumulator có độ dài 8 bit. b. Thanh ghi bộ đếm chương trình PC (Program counter): Thanh ghi PC là một thanh ghi có vai trò quan trọng nhất của vi xử lý. Chương trình là một chuỗi các lệnh nối tiếp nhau trong bộ nhớ của vi xử lý, các lệnh này sẽ yêu cầu vi xử lý thực hiện chính xác các công việc để giải quyết một vấn đề. Từng lệnh phải đơn giản và chính xác và các lệnh phải theo đúng một trình tự để chương trình thực hiện đúng. Chức năng của thanh ghi PC là quản lý lệnh đang thực hiện và lệnh sẽ được thực hiện tiếp theo. Thanh ghi PC trong vi xử lý có chiều dài từ dữ liệu lớn hơn chiều dài từ dữ liệu của vi xử lý. Ví dụ đối với các vi xử lý 8 bit có thể giao tiếp với 65536 ô nhớ thì thanh ghi PC phải có chiều dài là 16 bit để có thể truy xuất từng ô nhớ bắt đầu từ ô nhớ thứ 0 đến ô nhớ thứ 65535. Chú ý: nội dung chứa trong thanh ghi PC chính là nội dung chứa trong thanh ghi địa chỉ. Trước khi vi xử lý thực hiện một chương trình thì thanh ghi PC phải được nạp một con số : “Đó chính là địa chỉ của ô nhớ chứa lệnh đầu tiên của chương trình”. Địa chỉ của lệnh đầu tiên được gởi đến IC nhớ thông qua bus địa chỉ 16 bit. Sau đó bộ nhớ sẽ đặt nội dung của ô nhớ lên bus dữ liệu, nội dung này chính là mã lệnh, quá trình này gọi là đón lệnh từ bộ nhớ. Tiếp theo vi xử lý tự động tăng nội dung của thanh ghi PC để chuẩn bị đón lệnh kế. PC chỉ được tăng khi vi xử lý bắt đầu thực hiện lệnh được đón trước đó. Lệnh đang thực hiện có chiều dài bao nhiêu byte thì thanh ghi PC tăng lên đúng bấy nhiêu byte. Một vài lệnh trong chương trình có thể nạp vào thanh ghi PC một giá trị mới, khi lệnh làm thay đổi thanh ghi PC sang giá trị mới được thực hiện thì lệnh kế có thể xảy ra ở một địa chỉ mới – đối với các lệnh nhảy hoặc lệnh gọi chương trình con. c. Thanh ghi trạng thái (Status Register): Hình 2-3. Cấu trúc của một thanh ghi trạng thái. Thanh ghi trạng thái còn được gọi là thanh ghi cờ (Flag register) dùng để lưu trữ kết quả của một số lệnh kiểm tra. Việc lưu trữ các kết quả kiểm tra cho phép người lập trình thực hiện việc rẽ nhánh trong chương trình. Khi rẽ nhánh, chương trình sẽ bắt đầu tại một vị trí mới. Trong trường hợp rẽ nhánh có điều kiện thì chương trình rẽ nhánh chỉ được thực hiện khi kết quả kiểm tra đúng điều kiện. Thanh ghi trạng thái sẽ lưu trữ các kết quả kiểm tra này. Các bit thường có trong một thanh ghi trạng thái được trình bày ở hình 2-3.